SoC設(shè)計基礎(chǔ)教程——技術(shù)實現(xiàn)
定 價：108 元
叢書名：集成電路基礎(chǔ)與實踐技術(shù)叢書
- 作者：張慶
- 出版時間：2025/1/1
- ISBN：9787121489020
- 出 版 社：電子工業(yè)出版社
- 中圖法分類：TN402
- 頁碼：344
- 紙張：
- 版次：01
- 開本：16開
本書是編著者結(jié)合多年的工程實踐、培訓(xùn)經(jīng)驗及積累的資料，并借鑒國內(nèi)外經(jīng)典教材、文獻和專業(yè)網(wǎng)站的文檔等編著而成的。 本書全面介紹了SoC的主要構(gòu)成和設(shè)計環(huán)節(jié)。本書依次介紹了時鐘及產(chǎn)生電路、復(fù)位及其同步化、跨時鐘域設(shè)計、低功耗設(shè)計、標準庫、設(shè)計約束和邏輯綜合、驗證、DFT。本書注重基本概念、方法和技術(shù)的討論，加強了對SoC設(shè)計方法學(xué)和設(shè)計規(guī)范的介紹。 本書可供從事SoC設(shè)計的專業(yè)工程師、從事芯片規(guī)劃和項目管理的專業(yè)人員，以及相關(guān)專業(yè)的師生使用。
張慶，博士，早年于東南大學(xué)任教，后赴美留學(xué)并在Broadcom(博通)等國際著名公司從事SoC芯片研發(fā)工作，回國后任中興微電子等公司的SoC團隊和項目負責(zé)人。是最早將國外先進的SoC芯片設(shè)計理念引入國內(nèi)的專家之一，在設(shè)計流程和方法學(xué)、芯片架構(gòu)、芯片集成等領(lǐng)域，有著豐富的設(shè)計經(jīng)驗，以及流片和大規(guī)模量產(chǎn)經(jīng)驗，培養(yǎng)了一大批優(yōu)秀的SoC設(shè)計和管理人才。
第1章 時鐘及產(chǎn)生電路 1
1.1 時鐘和時鐘樹 1
1.2 時鐘源 6
1.2.1 振蕩器 7
1.2.2 頻率穩(wěn)定度與精度 10
1.2.3 石英晶體振蕩器類型 12
1.2.4 PLL 13
1.3 時鐘產(chǎn)生電路 18
1.3.1 時鐘分頻電路 19
1.3.2 時鐘切換電路 28
1.3.3 時鐘門控電路 31
小結(jié) 33
第2章 復(fù)位及其同步化 35
2.1 復(fù)位的分類 35
2.1.1 同步復(fù)位 35
2.1.2 異步復(fù)位 37
2.2 異步復(fù)位信號的同步化 41
2.3 復(fù)位網(wǎng)絡(luò) 43
小結(jié) 47
第3章 跨時鐘域設(shè)計 48
3.1 跨時鐘域設(shè)計的基本概念 48
3.1.1 亞穩(wěn)態(tài) 49
3.1.2 跨時鐘域問題 51
3.2 同步器設(shè)計 56
3.3 單比特信號的跨時鐘域設(shè)計 63
3.3.1 從快時鐘域到慢時鐘域的信號傳輸 63
3.3.2 從慢時鐘域到快時鐘域的信號傳輸 67
3.3.3 跨同步時鐘域的信號傳輸 67
3.4 多比特信號的跨時鐘域設(shè)計 68
3.4.1 多比特信號合并成單比特信號 68
3.4.2 使能技術(shù) 71
3.4.3 握手機制 72
3.4.4 多周期路徑法 75
3.4.5 使用FIFO控制器 77
小結(jié) 84
第4章 低功耗技術(shù) 85
4.1 CMOS功耗 85
4.2 縮放技術(shù) 89
4.2.1 頻率縮放技術(shù) 90
4.2.2 電壓縮放技術(shù) 90
4.3 門控技術(shù) 96
4.3.1 時鐘門控技術(shù) 96
4.3.2 電源門控技術(shù) 99
4.4 閾值電壓控制技術(shù) 103
4.4.1 多閾值CMOS技術(shù) 103
4.4.2 變閾值CMOS技術(shù) 107
4.4.3 動態(tài)閾值CMOS技術(shù) 109
4.5 低功耗元件 109
4.6 電源意圖 115
4.6.1 電源意圖規(guī)范 116
4.6.2 UPF的基本概念 117
4.7 電源控制單元 121
小結(jié) 125
第5章 標準庫 127
5.1 MOS結(jié)構(gòu) 127
5.2 庫 131
5.2.1 邏輯單元庫 131
5.2.2 物理單元庫 133
5.2.3 庫文件 136
5.2.4 時序模型 138
5.2.5 功耗模型 144
5.2.6 噪聲模型 149
5.3 標準單元設(shè)計 153
5.3.1 標準單元的布局 153
5.3.2 標準單元的連接 156
5.3.3 標準單元的供電網(wǎng)絡(luò) 159
5.4 I/O單元 161
5.4.1 鍵合單元 162
5.4.2 I/O單元類型 166
5.4.3 I/O單元布局 172
小結(jié) 175
第6章 設(shè)計約束和邏輯綜合 176
6.1 時序路徑與延遲 176
6.1.1 時序路徑 176
6.1.2 時序路徑延遲 180
6.2 邏輯綜合 185
6.2.1 邏輯綜合流程 186
6.2.2 綜合策略 186
6.2.3 綜合優(yōu)化 187
6.2.4 常用綜合工具 192
6.3 設(shè)計約束 194
6.3.1 設(shè)計環(huán)境約束 195
6.3.2 設(shè)計規(guī)則約束 198
6.3.3 時序約束 198
6.3.4 面積約束 213
6.3.5 芯片級時序約束指南 213
6.4 時序優(yōu)化方法 223
6.4.1 時序技術(shù) 223
6.4.2 利用綜合工具實現(xiàn)時序優(yōu)化 227
小結(jié) 232
第7章 驗證 234
7.1 驗證的基本概念 235
7.1.1 驗證、確認和測試 235
7.1.2 仿真器實現(xiàn)算法 236
7.1.3 驗證度量 237
7.1.4 硬件驗證語言 239
7.1.5 驗證方法學(xué) 239
7.2 驗證策略 240
7.2.1 驗證層次 240
7.2.2 驗證手段 243
7.2.3 驗證方法 245
7.3 功能驗證 248
7.3.1 仿真驗證 248
7.3.2 靜態(tài)檢查 253
7.3.3 硬件輔助加速驗證 256
7.4 驗證流程 264
7.5 驗證計劃和平臺 267
7.5.1 驗證計劃 267
7.5.2 驗證平臺 270
7.6 性能驗證 273
7.7 能效驗證 274
7.7.1 低功耗仿真 275
7.7.2 低功耗形式驗證 279
7.7.3 功耗預(yù)測與優(yōu)化 280
小結(jié) 281
第8章 DFT 282
8.1 DFT的基本概念 282
8.1.1 測試方法和流程 283
8.1.2 DFT規(guī)則 284
8.2 測試的基本概念 289
8.2.1 故障模型 289
8.2.2 測試 296
8.3 掃描測試技術(shù) 307
8.3.1 固定型故障測試 309
8.3.2 全速測試 312
8.3.3 OCC控制器 316
8.3.4 ATPG 318
8.4 MBIST技術(shù) 320
8.4.1 存儲器的故障模型 320
8.4.2 嵌入式存儲器的可測試設(shè)計技術(shù) 321
8.5 邊界掃描測試技術(shù) 326
8.5.1 JTAG總線 327
8.5.2 邊界掃描 329
小結(jié) 332
附錄A 專業(yè)術(shù)語的中英文對照 333
附錄B 設(shè)計術(shù)語索引 337
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