目 錄

第1章 SoC設(shè)計(jì)緒論 1
1.1 微電子技術(shù)概述 1
1.1.1 集成電路的發(fā)展 1
1.1.2 集成電路產(chǎn)業(yè)分工 2
1.2 SoC概述 3
1.2.1 什么是SoC 3
1.2.2 SoC的優(yōu)勢(shì) 4
1.3 SoC設(shè)計(jì)的發(fā)展趨勢(shì)及
面臨的挑戰(zhàn) 5
1.3.1 SoC設(shè)計(jì)技術(shù)的
發(fā)展與挑戰(zhàn) 5
1.3.2 SoC設(shè)計(jì)方法的
發(fā)展與挑戰(zhàn) 9
1.3.3 未來的SoC 10
本章參考文獻(xiàn) 10
第2章 SoC設(shè)計(jì)流程 11
2.1 軟硬件協(xié)同設(shè)計(jì) 11
2.2 基于標(biāo)準(zhǔn)單元的SoC
芯片設(shè)計(jì)流程 13
2.3 基于FPGA的SoC設(shè)計(jì)流程 17
2.3.1 FPGA的結(jié)構(gòu) 17
2.3.2 基于FPGA的設(shè)計(jì)流程 21
本章參考文獻(xiàn) 24
第3章 SoC設(shè)計(jì)與EDA工具 25
3.1 電子系統(tǒng)級(jí)設(shè)計(jì)與工具 25
3.2 驗(yàn)證的分類及相關(guān)工具 25
3.2.1 驗(yàn)證方法的分類 25
3.2.2 動(dòng)態(tài)驗(yàn)證及相關(guān)工具 26
3.2.3 靜態(tài)驗(yàn)證及相關(guān)工具 27
3.3 邏輯綜合及綜合工具 28
3.3.1 EDA工具的綜合流程 28
3.3.2 EDA工具的綜合策略 29
3.3.3 優(yōu)化策略 29
3.3.4 常用的邏輯綜合工具 30
3.4 可測(cè)性設(shè)計(jì)與工具 30
3.4.1 測(cè)試和驗(yàn)證的區(qū)別 30
3.4.2 常用的可測(cè)性設(shè)計(jì) 30
3.5 布局布線與工具 33
3.5.1 EDA工具的布局
布線流程 33
3.5.2 布局布線工具的
發(fā)展趨勢(shì) 33
3.6 物理驗(yàn)證及參數(shù)提取與
相關(guān)的工具 33
3.6.1 物理驗(yàn)證的分類 33
3.6.2 參數(shù)提取 34
3.7 著名EDA公司與工具介紹 35
3.8 EDA工具的發(fā)展趨勢(shì) 37
本章參考文獻(xiàn) 38
第4章 SoC系統(tǒng)架構(gòu)設(shè)計(jì) 39
4.1 SoC系統(tǒng)架構(gòu)設(shè)計(jì)的
總體目標(biāo)與階段 39
4.1.1 功能設(shè)計(jì)階段 40
4.1.2 應(yīng)用驅(qū)動(dòng)的系統(tǒng)架構(gòu)
設(shè)計(jì)階段 40
4.1.3 基于平臺(tái)的系統(tǒng)架構(gòu)
設(shè)計(jì)階段 40
4.2 SoC中常用的處理器 40
4.2.1 通用處理器 41
4.2.2 處理器的選擇 43
4.3 SoC中常用的總線 45
4.3.1 AMBA總線 46
4.3.2 CoreConnect總線 47
4.3.3 Wishbone總線 47
4.3.4 開放核協(xié)議（OCP） 48
4.3.5 復(fù)雜的片上總線架構(gòu) 49
4.4 SoC中典型的存儲(chǔ)器 49
4.4.1 存儲(chǔ)器分類 50
4.4.2 常用的存儲(chǔ)器 51
4.4.3 新型存儲(chǔ)器 52
4.5 多核SoC的系統(tǒng)架構(gòu)設(shè)計(jì) 53
4.5.1 可用的并發(fā)性 53
4.5.2 多核SoC設(shè)計(jì)中的
系統(tǒng)架構(gòu)選擇 54
4.5.3 多核SoC的性能評(píng)價(jià) 55

4.5.4 幾種典型的多核SoC
系統(tǒng)架構(gòu) 56
4.6 SoC中的軟件架構(gòu) 59
4.7 電子系統(tǒng)級(jí)（ESL）設(shè)計(jì) 62
4.7.1 ESL發(fā)展的背景 62
4.7.2 ESL設(shè)計(jì)基本概念 63
4.7.3 ESL協(xié)同設(shè)計(jì)的流程 63
4.7.4 ESL設(shè)計(jì)的特點(diǎn) 64
4.7.5 ESL設(shè)計(jì)的核心
—事務(wù)級(jí)建模 66
4.7.6 事務(wù)級(jí)建模語言簡(jiǎn)介
及設(shè)計(jì)實(shí)例 71
4.7.7 ESL設(shè)計(jì)的挑戰(zhàn) 78
本章參考文獻(xiàn) 79
第5章 IP復(fù)用的設(shè)計(jì)方法 80
5.1 IP的基本概念和IP分類 81
5.2 IP設(shè)計(jì)流程 82
5.2.1 設(shè)計(jì)目標(biāo) 82
5.2.2 設(shè)計(jì)流程 83
5.3 IP的驗(yàn)證 87
5.4 IP的選擇 89
5.5 IP交易模式 89
5.6 IP復(fù)用技術(shù)面臨的挑戰(zhàn) 90
5.7 IP標(biāo)準(zhǔn)組織 91
5.8 基于平臺(tái)的SoC設(shè)計(jì)方法 92
5.8.1 平臺(tái)的組成與分類 92
5.8.2 基于平臺(tái)的SoC
設(shè)計(jì)流程與特點(diǎn) 93
5.8.3 基于平臺(tái)的設(shè)計(jì)實(shí)例 94
本章參考文獻(xiàn) 95
第6章 RTL代碼編寫指南 96
6.1 編寫RTL代碼之前的準(zhǔn)備 96
6.1.1 與團(tuán)隊(duì)共同討論
設(shè)計(jì)中的問題 96
6.1.2 根據(jù)芯片架構(gòu)準(zhǔn)備
設(shè)計(jì)說明書 96
6.1.3 總線設(shè)計(jì)的考慮 97
6.1.4 模塊的劃分 97
6.1.5 對(duì)時(shí)鐘的處理 100
6.1.6 IP的選擇及設(shè)計(jì)
復(fù)用的考慮 100
6.1.7 對(duì)可測(cè)性的考慮 101
6.1.8 對(duì)芯片速度的考慮 101
6.1.9 對(duì)布線的考慮 101
6.2 可綜合RTL代碼編寫指南 102
6.2.1 可綜合RTL代碼的
編寫準(zhǔn)則 102
6.2.2 利用綜合進(jìn)行代碼
質(zhì)量檢查 105
6.3 調(diào)用Synopsys DesignWare
來優(yōu)化設(shè)計(jì) 105
本章參考文獻(xiàn) 106
第7章 同步電路設(shè)計(jì)及其與
異步信號(hào)交互的問題 107
7.1 同步電路設(shè)計(jì) 107
7.1.1 同步電路的定義 107
7.1.2 同步電路的時(shí)序
收斂問題 107
7.1.3 同步電路設(shè)計(jì)的
優(yōu)點(diǎn)與缺陷 108
7.2 全異步電路設(shè)計(jì) 109
7.2.1 異步電路設(shè)計(jì)的
基本原理 109
7.2.2 異步電路設(shè)計(jì)的
優(yōu)點(diǎn)與缺點(diǎn) 110
7.3 異步信號(hào)與同步電路交互的
問題及其解決方法 111
7.3.1 亞穩(wěn)態(tài) 112
7.3.2 異步控制信號(hào)的同步
及其RTL實(shí)現(xiàn) 114
7.3.3 異步時(shí)鐘域的數(shù)據(jù)同步
及其RTL實(shí)現(xiàn) 119
7.4 SoC設(shè)計(jì)中的時(shí)鐘規(guī)劃策略 123
本章參考文獻(xiàn) 123
第8章 綜合策略與靜態(tài)時(shí)序分析方法 124
8.1 邏輯綜合 124
8.1.1 流程介紹 124
8.1.2 SoC設(shè)計(jì)中常用的
綜合策略 126
8.2 物理綜合的概念 127
8.2.1 物理綜合的產(chǎn)生背景 127
8.2.2 操作模式 128
8.3 實(shí)例—用Synopsys的工具
Design Compiler
進(jìn)行邏輯綜合 128
8.3.1 指定庫(kù)文件 129
8.3.2 讀入設(shè)計(jì) 130
8.3.3 定義工作環(huán)境 130
8.3.4 設(shè)置約束條件 131
8.3.5 設(shè)定綜合優(yōu)化策略 133
8.3.6 設(shè)計(jì)腳本舉例 133
8.4 靜態(tài)時(shí)序分析 135
8.4.1 基本概念 135
8.4.2 實(shí)例—用Synopsys的
工具PrimeTime
進(jìn)行時(shí)序分析 138
8.5 統(tǒng)計(jì)靜態(tài)時(shí)序分析 144
8.5.1 傳統(tǒng)時(shí)序分析的局限 145
8.5.2 統(tǒng)計(jì)靜態(tài)時(shí)序
分析的概念 145
8.5.3 統(tǒng)計(jì)靜態(tài)時(shí)序
分析的步驟 146
本章參考文獻(xiàn) 146
第9章 SoC功能驗(yàn)證 147
9.1 功能驗(yàn)證概述 147
9.1.1 功能驗(yàn)證的概念 147
9.1.2 SoC功能驗(yàn)證的挑戰(zhàn) 148
9.1.3 SoC功能驗(yàn)證的
發(fā)展趨勢(shì) 148
9.2 功能驗(yàn)證方法與驗(yàn)證規(guī)劃 148
9.3 系統(tǒng)級(jí)功能驗(yàn)證 150
9.3.1 系統(tǒng)級(jí)的功能驗(yàn)證 150
9.3.2 軟硬件協(xié)同驗(yàn)證 152
9.4 仿真驗(yàn)證自動(dòng)化 153
9.4.1 激勵(lì)的生成 154
9.4.2 響應(yīng)的檢查 155
9.4.3 覆蓋率的檢測(cè) 155
9.5 基于斷言的驗(yàn)證 156
9.5.1 斷言語言 157
9.5.2 基于斷言的驗(yàn)證 159
9.5.3 斷言的其他用途 160
9.6 通用驗(yàn)證方法學(xué) 161
本章參考文獻(xiàn) 165
第10章 可測(cè)性設(shè)計(jì) 166
10.1 集成電路測(cè)試概述 166
10.1.1 測(cè)試的概念和原理 166
10.1.2 測(cè)試及測(cè)試向量
的分類 166
10.1.3 自動(dòng)測(cè)試設(shè)備 167
10.2 故障建模及ATPG原理 167
10.2.1 故障建模的基本概念 167
10.2.2 常見故障模型 168
10.2.3 ATPG基本原理 170
10.2.4 ATPG的工作原理 171
10.2.5 ATPG工具的使用步驟 171
10.3 可測(cè)性設(shè)計(jì)基礎(chǔ) 172
10.3.1 可測(cè)性的概念 172
10.3.2 可測(cè)性設(shè)計(jì)的
優(yōu)勢(shì)和不足 173
10.4 掃描測(cè)試（SCAN） 174
10.4.1 基于故障模型的可測(cè)性 174
10.4.2 掃描測(cè)試的基本概念 174
10.4.3 掃描測(cè)試原理 176
10.4.4 掃描設(shè)計(jì)規(guī)則 177
10.4.5 掃描測(cè)試的可測(cè)性
設(shè)計(jì)流程及相關(guān)
EDA工具 179
10.5 存儲(chǔ)器的內(nèi)建自測(cè) 180
10.5.1 存儲(chǔ)器測(cè)試的必要性 180
10.5.2 存儲(chǔ)器測(cè)試方法 180
10.5.3 BIST的基本概念 182
10.5.4 存儲(chǔ)器的測(cè)試算法 182
10.5.5 BIST模塊
在設(shè)計(jì)中的集成 185
10.6 邊界掃描測(cè)試 186
10.6.1 邊界掃描測(cè)試原理 187
10.6.2 IEEE 1149.1標(biāo)準(zhǔn) 187
10.6.3 邊界掃描測(cè)試策略和
相關(guān)工具 191
10.7 其他DFT技術(shù) 191
10.7.1 微處理器核的
可測(cè)性設(shè)計(jì) 191
10.7.2 Logic BIST 193
10.8 DFT技術(shù)在SoC中的應(yīng)用 194
10.8.1 模塊級(jí)的DFT技術(shù) 194
10.8.2 SoC中的DFT應(yīng)用 195
本章參考文獻(xiàn) 196
第11章 低功耗設(shè)計(jì) 197
11.1 為什么需要低功耗設(shè)計(jì) 197
11.2 功耗的類型 198
11.3 低功耗設(shè)計(jì)方法 202
11.4 低功耗技術(shù) 203
11.4.1 靜態(tài)低功耗技術(shù) 203
11.4.2 動(dòng)態(tài)低功耗技術(shù) 204
11.4.3 采用低功耗技術(shù)的
設(shè)計(jì)流程 208
11.4.4 低功耗SoC系統(tǒng)的
動(dòng)態(tài)管理 209
11.4.5 低功耗SoC設(shè)計(jì)技術(shù)的
綜合考慮 210
11.5 低功耗分析和工具 211
11.6 UPF及低功耗設(shè)計(jì)實(shí)現(xiàn) 212
11.6.1 基于UPF的
低功耗電路綜合 212
11.6.2 UPF功耗描述
文件舉例 213
11.7 低功耗設(shè)計(jì)趨勢(shì) 213
本章參考文獻(xiàn) 214
第12章 后端設(shè)計(jì) 215
12.1 時(shí)鐘樹綜合 215
12.2 布局規(guī)劃 219
12.3 ECO技術(shù) 221
12.4 功耗分析 222
12.5 信號(hào)完整性的考慮 224
12.5.1 信號(hào)完整性的挑戰(zhàn) 224
12.5.2 壓降和電遷移 225
12.5.3 信號(hào)完整性問題的
預(yù)防、分析和修正 226
12.6 物理驗(yàn)證 227
12.7 可制造性設(shè)計(jì)/面向良率
的設(shè)計(jì) 228
12.7.1 DFM/DFY的
基本概念 228
12.7.2 可制造性設(shè)計(jì)
驅(qū)動(dòng)的方法 229
12.7.3 分辨率增強(qiáng)技術(shù)提高
DFM/DFY的方法 230
12.7.4 其他DFM/DFY問題
及解決方法 231
12.7.5 EDA工具對(duì)于DFM/DFY
技術(shù)的支持 233
本章參考文獻(xiàn) 234
第13章 SoC中數(shù)�；旌闲盘�(hào)IP的
設(shè)計(jì)與集成 235
13.1 SoC中的數(shù)模混合信號(hào)IP 235
13.2 數(shù)�；旌闲盘�(hào)IP的設(shè)計(jì)流程 235
13.3 基于SoC復(fù)用的數(shù)模
混合信號(hào)（AMS）IP包 236
13.4 數(shù)�；旌闲盘�(hào)（AMS）IP的
設(shè)計(jì)及集成要點(diǎn) 237
13.4.1 接口信號(hào) 237
13.4.2 模擬與數(shù)字部分的
整體布局 237
13.4.3 電平轉(zhuǎn)換器的設(shè)計(jì) 238
13.4.4 電源的布局與規(guī)劃 239
13.4.5 電源/地線上跳動(dòng)
噪聲的消除 240
本章參考文獻(xiàn) 241
第14章 I/O環(huán)的設(shè)計(jì)和芯片封裝 242
14.1 I/O單元介紹 242
14.2 高速I/O的噪聲影響 242
14.3 靜電保護(hù) 243
14.3.1 ESD的模型及相應(yīng)的
測(cè)試方法 244
14.3.2 ESD保護(hù)電路的設(shè)計(jì) 246
14.4 I/O環(huán)的設(shè)計(jì) 249
14.4.1 考慮對(duì)芯片的尺寸的
影響 249
14.4.2 考慮對(duì)芯片封裝的
影響 250
14.4.3 考慮對(duì)噪聲的影響 251
14.4.4 考慮對(duì)芯片ESD的
影響 252
14.5 SoC芯片封裝 252
14.5.1 芯片封裝的功能 252
14.5.2 芯片封裝的發(fā)展趨勢(shì) 252
14.5.3 常見的封裝技術(shù) 253
14.5.4 3D IC技術(shù) 255
14.5.5 芯片封裝的選擇 256
本章參考文獻(xiàn) 257
第15章 課程設(shè)計(jì)與實(shí)驗(yàn) 258
15.1 基于ESL設(shè)計(jì)方法的
Motion-JPEG視頻
解碼器設(shè)計(jì) 258
15.1.1 實(shí)驗(yàn)內(nèi)容 258
15.1.2 實(shí)驗(yàn)準(zhǔn)備工作 259
15.1.3 SoCLib ESL仿真平臺(tái)
及MJPEG解碼
流程的介紹 261
15.1.4 實(shí)驗(yàn)1 構(gòu)建基于
SoCLib的單核SoC 262
15.1.5 實(shí)驗(yàn)2 構(gòu)建基于
SoCLib的MPSoC 269
15.1.6 實(shí)驗(yàn)3 系統(tǒng)軟件開發(fā)
—嵌入式操作系統(tǒng)及
設(shè)備驅(qū)動(dòng)設(shè)計(jì) 275
15.1.7 實(shí)驗(yàn)4 面向MJPEG
解碼的MPSoC
系統(tǒng)優(yōu)化 276
15.2 基于RISC-V的SoC設(shè)計(jì)與驗(yàn)證 277
15.2.1 實(shí)驗(yàn)內(nèi)容 278
15.2.2 實(shí)驗(yàn)準(zhǔn)備工作 278
15.2.3 Ariane SoC架構(gòu)簡(jiǎn)介 281
15.2.4 實(shí)驗(yàn)1 Ariane SoC的
集成 284
15.2.5 實(shí)驗(yàn)2 Ariane SoC
軟硬件調(diào)試 289
15.2.6 實(shí)驗(yàn)3 面向特定應(yīng)用的
SoC設(shè)計(jì)和實(shí)現(xiàn) 291
15.3 項(xiàng)目進(jìn)度管理 301
15.3.1 項(xiàng)目任務(wù)與進(jìn)度階段 301
15.3.2 進(jìn)度的管理 302
本章參考文獻(xiàn) 307