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　　本書為普通高等教育“十二五”規(guī)劃教材。本教材以數字電子技術基本理論和基本技能為引導，以EDA平臺和硬件描述語言為主要設計手段，以全面提升學生的課程應用能力為宗旨，將傳統(tǒng)的數字電子技術課程和EDA技術課程深度融合，建立傳統(tǒng)數字電子技術設計和現(xiàn)代設計方法設計相結合的新課程體系。在電子系統(tǒng)設計中，突出現(xiàn)代設計方法設計；在傳統(tǒng)設計中，有效的利用EDA工具加強教學。

第1章數字電子系統(tǒng)分析與設計基礎 1.1 數字信號與數字電路 1.1.1 模擬信號與數字信號 1.1.2 數字電路與模擬電路的區(qū)別及聯(lián)系 1.2 數制及轉換 1.2.1 十前言第1章數字電子系統(tǒng)分析與設計基礎 1.1 數字信號與數字電路 1.1.1 模擬信號與數字信號 1.1.2 數字電路與模擬電路的區(qū)別及聯(lián)系 1.2 數制及轉換 1.2.1 十進制 1.2.2 二進制 1.2.3 十六進制 1.2.4 不同進制之間的相互轉換 1.3 邏輯運算與邏輯代數 1.3.1 邏輯運算及其表示方法 1.3.2 邏輯代數的定理及定律 1.3.3 邏輯函數式的代數法化簡 1.4 邏輯函數的卡諾圖化簡 1.4.1 邏輯函數的最小項表達式 1.4.2 用卡諾圖化簡邏輯函數 1.5 二進制數的算術運算 1.5.1 無符號二進制數的算術運算 1.5.2 有符號二進制數的表示及加減法運算 1.6 二進制編碼 1.6.1 二一十進制碼 1.6.2 格雷碼 1.6.3 ASCII碼 1.7 數字系統(tǒng)設計與EDA技術概述 1.7.1 數字系統(tǒng)設計及設計方法的發(fā)展 1.7.2 EDA技術的含義及主要內容習題與思考題第2章邏輯門電路 2.1 基于二極管和三極管的簡單邏輯門電路 2.1.1 二極管與門和二極管或門電路 2.1.2 三極管非門電路 2.2 TTL邏輯門電路 2.2.1 基本TTL與非門的工作原理 2.2.2 TTL與非門的技術參數 2.2.3 標準TTL集成邏輯門的改進系列參數及對比 2.3 MOS管邏輯門電路 2.3.1 MOS管及其開關特性 2.3.2 CMOS反相器 2.3.3 MOS管與非門電路和MOS管或非門電路 2.3.4 CMOS集成邏輯門的種類及參數 2.4 三態(tài)門及應用 2.4.1 三態(tài)門的結構及工作原理 2.4.2 三態(tài)門的應用 2.5 OC門、OD門及應用 2.5.1 0C門的電路結構 2.5.2 OD門的電路結構 2.6 邏輯電平接口轉換及抗干擾設計 2.6.1 數字邏輯電平 2.6.2 OC門和OD門的電平轉換應用 2.6.3 TTL邏輯門與CMOS邏輯門接口 2.6.4 邏輯門電路的抗干擾措施習題與思考題第3章組合邏輯電路分析與設計 3.1 組合邏輯電路的分析 3.2 組合邏輯電路的設計 3.2.1 單輸出組合電路的設計 3.2.2 多輸出組合電路的設計 3.3 組合邏輯電路中的競爭冒險 3.3.1 產生競爭冒險的原因及判斷 3.3.2 消去競爭冒險的方法 3.3.3 卡諾圖在組合邏輯電路競爭冒險中的應用 3.4 QuartusⅡ的原理圖EDA設計環(huán)境 3.4.1 QuartusⅡ簡介 3.4.2 原理圖編輯輸入 3.4.3 編譯 3.4.4 時序功能仿真 3.4.5 QuartusⅡ環(huán)境下的引腳配置及芯片燒寫 3.5 編碼器與譯碼器 3.5.1 編碼器 3.5.2 譯碼器 3.6 數據選擇器與數據分配器 3.6.1 數據選擇器的功能及工作原理 3.6.2 常用集成數據選擇器及應用 3.6.3 數據分配器 3.7 數值比較器 3.7.1 數值比較器的工作原理 3.7.2 集成數值比較器 3.8 算術運算電路 3.8.1 加法運算電路 3.8.2 減法運算電路習題與思考題第4章時序邏輯電路基礎 4.1 雙穩(wěn)態(tài)存儲器 4.1.1 雙穩(wěn)態(tài)電路 4.1.2 基本RS存儲器 4.2 鎖存器 4.2.1 RS鎖存器 4.2.2 帶有異步和使能控制的RS鎖存器 4.2.3 D鎖存器及應用 4.3 觸發(fā)器 4.3.1 D觸發(fā)器及應用 4.3.2 JK觸發(fā)器 4.3.3 觸發(fā)器的工作參數 4.3.4 不同類型觸發(fā)器之間的轉換 4.4 時序邏輯電路 4.4.1 時序邏輯電路及分析 4.4.2 時序邏輯電路的設計 4.5 計數器 4.5.1 計數器的一般設計方法 4.5.2 集成計數器74HCl61及應用 4.6 寄存器和移位寄存器 4.6.1 寄存器 4.6.2 移位寄存器 4.6.3 移位型計數器 4.7 半導體存儲器 4.7.1 RAM及非易失性存儲器 4.7.2 半導體存儲器的基本結構及訪問 4.7.3 基于半導體存儲器的組合邏輯電路設計習題與思考題第5章可編程邏輯器件原理及典型產品 5.1 可編程邏輯器件概述 5.1.1 可編程邏輯器件的特點及可編程的核心原理 5.1.2 可編程邏輯器件的發(fā)展歷程及分類 5.1.3 PLD的主要廠商 5.1.4 PLD的電路符號表示 5.2 PLD的結構及工作原理 5.2.1 從PROM到PLA 5.2.2 PAL經GAL到乘積項結構CPLD 5.2.3 基于查找表的PLD的工作原理簡介 5.3 Altera公司的PLD產品及開發(fā) 5.3.1 Altera公司PLD產品的編程與配置 5.3.2 Altera公司的PLD器件及應用基礎習題與思考題第6章 Verilog HDL數字系統(tǒng)設計基礎 6.1 基于硬件描述語言進行數字系統(tǒng)設計概述 6.2 Verilog HDL的模塊結構 6.3 QuartusⅡ的Verilog HDL設計環(huán)境 6.4 Verilog HDL的三種建模方式 6.4.1 結構化描述方式 6.4.2 數據流描述方式 6.4.3 行為描述方式 6.4.4 過程賦值語句 6.5 典型組合邏輯電路的Verilog HDL描述舉例 6.5.1 數據選擇器設計 6.5.2 74138譯碼器設計 6.5.3 數碼管顯示譯碼器設計 6.5.4 優(yōu)先編碼器 6.5.5 利用任務和函數語句對組合邏輯電路進行結構化描述 6.6 時序邏輯電路的Verilog HDL描述與設計 6.6.1 D觸發(fā)器的Verilog HDL描述 6.6.2 D鎖存器的Verilog HDL描述 6.7 基于Verikog HDL的計數器設計 6.7.1 基于Ver訂og HDL進行通用計數器設計 6.7.2 基于計數器的PWM波形發(fā)生器設計 6.8 基于Verilog HDL的移位寄存器設計 6.8.1 8位雙向移位寄存器的Verilog HDL描述 6.8.2 使用移位操作符設計移位寄存器 6.8.3 帶兩級鎖存的串入并出移位寄存器74595的描述 6.8.4 移位型計數器的設計 6.9 Verilog HDL的循環(huán)語句及應用 6.9.1 for語句用法 6.9.2 repeat語句用法 6.9.3 while語句用法 6.9.4 Verilog HDL循環(huán)語句應用要點 6.10 雙向端口與存儲器設計 6.10.1 8位雙向總線驅動器設計 6.10.2 存儲器設計習題與思考題第7章 Verilog HDL有限狀態(tài)機及應用 7.1 有限狀態(tài)機及狀態(tài)編碼 7.1.1 有限狀態(tài)機 7.1.2 狀態(tài)編碼 7.2 狀態(tài)機安全設計 7.3 基于Verilog HDL的FSM設計 7.3.1 Verilog HDL有限狀態(tài)機常用語法元素 7.3.2 有限狀態(tài)機的VeriIog HDL描述 7.4 狀態(tài)機圖形化設計方法習題與思考題第8章 D／A與A／D轉換器及其應用 8.1 D／A與A／D轉換器概述 8.2 D／A轉換器原理 8.2.1 權電阻網絡D／A變換器原理 8.2.2 模擬開關的原理及應用 8.2.3 R一2R T型電阻網絡D／A轉換器 8.2.4 電流輸出型D／A轉換器 8.2.5 D／A轉換器的主要技術指標及選型依據 8.2.6 基于TL431的基準電壓源設計 8.3 DAC8032及其應用 8.3.1 D／A轉換器芯片——DAC0832 8.3.2 DAC0832的應用 8.4 A／D轉換器原理 8.4.1 并聯(lián)比較型A／D轉換器 8.4.2 計數型A／D轉換器 8.4.3 逐次比較型A／D轉換器 8.4.4 雙積分型A／D轉換器 8.4.5 A／D轉換器的主要性能指標 8.5 逐次比較型A／D轉換器——ADC0809 8.5.1 AD(；0809芯片簡介 8.5.2 ADC0809的接口時序及狀態(tài)機讀寫習題與思考題第9章波形變換與產生電路 9.1 脈沖發(fā)生器與555集成電路 9.1.1 脈沖發(fā)生器 9.1.2 555集成電路的電路結構與功能 9.2 單穩(wěn)態(tài)觸發(fā)器 9.2.1 用CMOS門電路組成的微分型單穩(wěn)態(tài)觸發(fā)器 9.2.2 用555集成電路組成的單穩(wěn)態(tài)觸發(fā)器 9.2.3 單穩(wěn)態(tài)觸發(fā)器的定時應用 9.3 斯密特觸發(fā)器 9.3.1 用門電路組成的斯密特觸發(fā)器 9.3.2 用555集成電路組成的斯密特觸發(fā)器 9.3.3 斯密特觸發(fā)器的應用 9.4 多諧振蕩器 9.4.1 用門電路組成的多諧振蕩器 9.4.2 用斯密特觸發(fā)器構成波形產生電路 9.4.3 用555集成電路組成的多諧振蕩器 9.4.4 CMOS石英體振蕩器 9.5 DDS波形發(fā)生原理及正弦波信號發(fā)生器設計 9.5.1 DDS工作原理 9.5.2 定制DDS所需的Mega FItaction模塊 9.5.3 頂層設計 9.5.4 Verilog HDL信號發(fā)生器設計習題與思考題附錄A CMoS和TTL邏輯門電路的技術參數附錄B 74系列門電路速查表附錄C 可綜合Vetilog HDL語法速查表附錄D 常用邏輯符號對照表參考文獻

前言第1章數字電子系統(tǒng)分析與設計基礎 1.1 數字信號與數字電路 1.1.1 模擬信號與數字信號 1.1.2 數字電路與模擬電路的區(qū)別及聯(lián)系 1.2 數制及轉換 1.2.1 十前言第1章數字電子系統(tǒng)分析與設計基礎 1.1 數字信號與數字電路 1.1.1 模擬信號與數字信號 1.1.2 數字電路與模擬電路的區(qū)別及聯(lián)系 1.2 數制及轉換 1.2.1 十進制 1.2.2 二進制 1.2.3 十六進制 1.2.4 不同進制之間的相互轉換 1.3 邏輯運算與邏輯代數 1.3.1 邏輯運算及其表示方法 1.3.2 邏輯代數的定理及定律 1.3.3 邏輯函數式的代數法化簡 1.4 邏輯函數的卡諾圖化簡 1.4.1 邏輯函數的最小項表達式 1.4.2 用卡諾圖化簡邏輯函數 1.5 二進制數的算術運算 1.5.1 無符號二進制數的算術運算 1.5.2 有符號二進制數的表示及加減法運算 1.6 二進制編碼 1.6.1 二一十進制碼 1.6.2 格雷碼 1.6.3 ASCII碼 1.7 數字系統(tǒng)設計與EDA技術概述 1.7.1 數字系統(tǒng)設計及設計方法的發(fā)展 1.7.2 EDA技術的含義及主要內容習題與思考題第2章邏輯門電路 2.1 基于二極管和三極管的簡單邏輯門電路 2.1.1 二極管與門和二極管或門電路 2.1.2 三極管非門電路 2.2 TTL邏輯門電路 2.2.1 基本TTL與非門的工作原理 2.2.2 TTL與非門的技術參數 2.2.3 標準TTL集成邏輯門的改進系列參數及對比 2.3 MOS管邏輯門電路 2.3.1 MOS管及其開關特性 2.3.2 CMOS反相器 2.3.3 MOS管與非門電路和MOS管或非門電路 2.3.4 CMOS集成邏輯門的種類及參數 2.4 三態(tài)門及應用 2.4.1 三態(tài)門的結構及工作原理 2.4.2 三態(tài)門的應用 2.5 OC門、OD門及應用 2.5.1 0C門的電路結構 2.5.2 OD門的電路結構 2.6 邏輯電平接口轉換及抗干擾設計 2.6.1 數字邏輯電平 2.6.2 OC門和OD門的電平轉換應用 2.6.3 TTL邏輯門與CMOS邏輯門接口 2.6.4 邏輯門電路的抗干擾措施習題與思考題第3章組合邏輯電路分析與設計 3.1 組合邏輯電路的分析 3.2 組合邏輯電路的設計 3.2.1 單輸出組合電路的設計 3.2.2 多輸出組合電路的設計 3.3 組合邏輯電路中的競爭冒險 3.3.1 產生競爭冒險的原因及判斷 3.3.2 消去競爭冒險的方法 3.3.3 卡諾圖在組合邏輯電路競爭冒險中的應用 3.4 QuartusⅡ的原理圖EDA設計環(huán)境 3.4.1 QuartusⅡ簡介 3.4.2 原理圖編輯輸入 3.4.3 編譯 3.4.4 時序功能仿真 3.4.5 QuartusⅡ環(huán)境下的引腳配置及芯片燒寫 3.5 編碼器與譯碼器 3.5.1 編碼器 3.5.2 譯碼器 3.6 數據選擇器與數據分配器 3.6.1 數據選擇器的功能及工作原理 3.6.2 常用集成數據選擇器及應用 3.6.3 數據分配器 3.7 數值比較器 3.7.1 數值比較器的工作原理 3.7.2 集成數值比較器 3.8 算術運算電路 3.8.1 加法運算電路 3.8.2 減法運算電路習題與思考題第4章時序邏輯電路基礎 4.1 雙穩(wěn)態(tài)存儲器 4.1.1 雙穩(wěn)態(tài)電路 4.1.2 基本RS存儲器 4.2 鎖存器 4.2.1 RS鎖存器 4.2.2 帶有異步和使能控制的RS鎖存器 4.2.3 D鎖存器及應用 4.3 觸發(fā)器 4.3.1 D觸發(fā)器及應用 4.3.2 JK觸發(fā)器 4.3.3 觸發(fā)器的工作參數 4.3.4 不同類型觸發(fā)器之間的轉換 4.4 時序邏輯電路 4.4.1 時序邏輯電路及分析 4.4.2 時序邏輯電路的設計 4.5 計數器 4.5.1 計數器的一般設計方法 4.5.2 集成計數器74HCl61及應用 4.6 寄存器和移位寄存器 4.6.1 寄存器 4.6.2 移位寄存器 4.6.3 移位型計數器 4.7 半導體存儲器 4.7.1 RAM及非易失性存儲器 4.7.2 半導體存儲器的基本結構及訪問 4.7.3 基于半導體存儲器的組合邏輯電路設計習題與思考題第5章可編程邏輯器件原理及典型產品 5.1 可編程邏輯器件概述 5.1.1 可編程邏輯器件的特點及可編程的核心原理 5.1.2 可編程邏輯器件的發(fā)展歷程及分類 5.1.3 PLD的主要廠商 5.1.4 PLD的電路符號表示 5.2 PLD的結構及工作原理 5.2.1 從PROM到PLA 5.2.2 PAL經GAL到乘積項結構CPLD 5.2.3 基于查找表的PLD的工作原理簡介 5.3 Altera公司的PLD產品及開發(fā) 5.3.1 Altera公司PLD產品的編程與配置 5.3.2 Altera公司的PLD器件及應用基礎習題與思考題第6章 Verilog HDL數字系統(tǒng)設計基礎 6.1 基于硬件描述語言進行數字系統(tǒng)設計概述 6.2 Verilog HDL的模塊結構 6.3 QuartusⅡ的Verilog HDL設計環(huán)境 6.4 Verilog HDL的三種建模方式 6.4.1 結構化描述方式 6.4.2 數據流描述方式 6.4.3 行為描述方式 6.4.4 過程賦值語句 6.5 典型組合邏輯電路的Verilog HDL描述舉例 6.5.1 數據選擇器設計 6.5.2 74138譯碼器設計 6.5.3 數碼管顯示譯碼器設計 6.5.4 優(yōu)先編碼器 6.5.5 利用任務和函數語句對組合邏輯電路進行結構化描述 6.6 時序邏輯電路的Verilog HDL描述與設計 6.6.1 D觸發(fā)器的Verilog HDL描述 6.6.2 D鎖存器的Verilog HDL描述 6.7 基于Verikog HDL的計數器設計 6.7.1 基于Ver訂og HDL進行通用計數器設計 6.7.2 基于計數器的PWM波形發(fā)生器設計 6.8 基于Verilog HDL的移位寄存器設計 6.8.1 8位雙向移位寄存器的Verilog HDL描述 6.8.2 使用移位操作符設計移位寄存器 6.8.3 帶兩級鎖存的串入并出移位寄存器74595的描述 6.8.4 移位型計數器的設計 6.9 Verilog HDL的循環(huán)語句及應用 6.9.1 for語句用法 6.9.2 repeat語句用法 6.9.3 while語句用法 6.9.4 Verilog HDL循環(huán)語句應用要點 6.10 雙向端口與存儲器設計 6.10.1 8位雙向總線驅動器設計 6.10.2 存儲器設計習題與思考題第7章 Verilog HDL有限狀態(tài)機及應用 7.1 有限狀態(tài)機及狀態(tài)編碼 7.1.1 有限狀態(tài)機 7.1.2 狀態(tài)編碼 7.2 狀態(tài)機安全設計 7.3 基于Verilog HDL的FSM設計 7.3.1 Verilog HDL有限狀態(tài)機常用語法元素 7.3.2 有限狀態(tài)機的VeriIog HDL描述 7.4 狀態(tài)機圖形化設計方法習題與思考題第8章 D／A與A／D轉換器及其應用 8.1 D／A與A／D轉換器概述 8.2 D／A轉換器原理 8.2.1 權電阻網絡D／A變換器原理 8.2.2 模擬開關的原理及應用 8.2.3 R一2R T型電阻網絡D／A轉換器 8.2.4 電流輸出型D／A轉換器 8.2.5 D／A轉換器的主要技術指標及選型依據 8.2.6 基于TL431的基準電壓源設計 8.3 DAC8032及其應用 8.3.1 D／A轉換器芯片——DAC0832 8.3.2 DAC0832的應用 8.4 A／D轉換器原理 8.4.1 并聯(lián)比較型A／D轉換器 8.4.2 計數型A／D轉換器 8.4.3 逐次比較型A／D轉換器 8.4.4 雙積分型A／D轉換器 8.4.5 A／D轉換器的主要性能指標 8.5 逐次比較型A／D轉換器——ADC0809 8.5.1 AD(；0809芯片簡介 8.5.2 ADC0809的接口時序及狀態(tài)機讀寫習題與思考題第9章波形變換與產生電路 9.1 脈沖發(fā)生器與555集成電路 9.1.1 脈沖發(fā)生器 9.1.2 555集成電路的電路結構與功能 9.2 單穩(wěn)態(tài)觸發(fā)器 9.2.1 用CMOS門電路組成的微分型單穩(wěn)態(tài)觸發(fā)器 9.2.2 用555集成電路組成的單穩(wěn)態(tài)觸發(fā)器 9.2.3 單穩(wěn)態(tài)觸發(fā)器的定時應用 9.3 斯密特觸發(fā)器 9.3.1 用門電路組成的斯密特觸發(fā)器 9.3.2 用555集成電路組成的斯密特觸發(fā)器 9.3.3 斯密特觸發(fā)器的應用 9.4 多諧振蕩器 9.4.1 用門電路組成的多諧振蕩器 9.4.2 用斯密特觸發(fā)器構成波形產生電路 9.4.3 用555集成電路組成的多諧振蕩器 9.4.4 CMOS石英體振蕩器 9.5 DDS波形發(fā)生原理及正弦波信號發(fā)生器設計 9.5.1 DDS工作原理 9.5.2 定制DDS所需的Mega FItaction模塊 9.5.3 頂層設計 9.5.4 Verilog HDL信號發(fā)生器設計習題與思考題附錄A CMoS和TTL邏輯門電路的技術參數附錄B 74系列門電路速查表附錄C 可綜合Vetilog HDL語法速查表附錄D 常用邏輯符號對照表參考文獻

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