本書以數(shù)字電子技術(shù)基本理論和基本技能為引導(dǎo)，以EDA平臺(tái)和硬件描述語(yǔ)言為主要設(shè)計(jì)手段，以全面提升學(xué)生的課程應(yīng)用能力為宗旨，將傳統(tǒng)的數(shù)字電子技術(shù)課程和EDA技術(shù)課程深度融合，建立傳統(tǒng)數(shù)字電子技術(shù)設(shè)計(jì)和現(xiàn)代設(shè)計(jì)方法相結(jié)合的新課程體系。本書涵蓋了數(shù)字電子技術(shù)和EDA技術(shù)的內(nèi)容，實(shí)現(xiàn)了課時(shí)有效壓縮，實(shí)踐性也大大加強(qiáng)。在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上，有效地利用EDA工具加強(qiáng)教學(xué)；在電子系統(tǒng)設(shè)計(jì)中，突出現(xiàn)代設(shè)計(jì)方法。
本書是數(shù)字電子技術(shù)課程和EDA技術(shù)課程的有機(jī)融合，在涵蓋兩門課程所有內(nèi)容同時(shí)，實(shí)現(xiàn)了課時(shí)有效壓縮，實(shí)踐性較強(qiáng)。本書可作為電子信息工程、電氣工程及其自動(dòng)化、測(cè)控技術(shù)與儀器、通信工程、電子科學(xué)與技術(shù)、自動(dòng)化、計(jì)算機(jī)科學(xué)與技術(shù)等本科專業(yè)數(shù)字電子技術(shù)、數(shù)字邏輯教材，也可以作為EDA技術(shù)課程的教材或參考書，也可供工程技術(shù)人員參考。本書資源配套豐富，有PPT課件已經(jīng)課后習(xí)題答案。
前言
現(xiàn)代電子和通信技術(shù)及計(jì)算機(jī)技術(shù)的發(fā)展，歸根結(jié)蒂是數(shù)字電子技術(shù)的發(fā)展。作為信息社會(huì)的技術(shù)基礎(chǔ)，幾十年來(lái)數(shù)字電子技術(shù)一直是電子信息工程、電氣工程及其自動(dòng)化、測(cè)控技術(shù)與儀器、通信工程、自動(dòng)化、計(jì)算機(jī)科學(xué)與技術(shù)等專業(yè)必修的基礎(chǔ)課。傳統(tǒng)的數(shù)字電子技術(shù)課程以邏輯代數(shù)的公式和定理、邏輯函數(shù)的表示方法，以及邏輯函數(shù)的簡(jiǎn)化方法作為分析與設(shè)計(jì)數(shù)字邏輯電路的數(shù)學(xué)工具，且將卡諾圖作為數(shù)字邏輯電路設(shè)計(jì)中的核心工具。當(dāng)進(jìn)行數(shù)字邏輯系統(tǒng)設(shè)計(jì)時(shí)，首先要根據(jù)邏輯功能畫出卡諾圖，并最終得到一張線路圖，這就是傳統(tǒng)的原理圖設(shè)計(jì)方法。為了能夠?qū)υO(shè)計(jì)進(jìn)行驗(yàn)證，設(shè)計(jì)者通常還要搭建硬件電路板，效率低下。隨著信息科技的發(fā)展，數(shù)字邏輯電路的集成度、復(fù)雜度越來(lái)越高，傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法已滿足不了設(shè)計(jì)的要求。目前，硬件描述語(yǔ)言（hardware description language，HDL）和電子設(shè)計(jì)自動(dòng)化（electronic design automation，EDA）技術(shù)日趨完善，基于卡諾圖的方法只適用于極簡(jiǎn)單的應(yīng)用場(chǎng)合，復(fù)雜的數(shù)字邏輯電路都采用可編程邏輯器件（programmable logic device，PLD）和HDL，即編寫描述代碼來(lái)實(shí)現(xiàn)。
另外，在傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)中，學(xué)生在沒(méi)有邏輯分析儀等儀器的情況下，很難直觀經(jīng)歷和感受數(shù)字系統(tǒng)分析與調(diào)試的過(guò)程。很多學(xué)生一直處在數(shù)字系統(tǒng)設(shè)計(jì)的初等水平，甚至對(duì)數(shù)字電路的設(shè)計(jì)僅僅是紙上談兵，他們自然對(duì)這門課的實(shí)驗(yàn)毫無(wú)興趣。EDA環(huán)境不但可以仿真，還可以在線測(cè)試，能大幅提升學(xué)生的數(shù)字系統(tǒng)應(yīng)用能力。
顯然，以PLD為基礎(chǔ)的數(shù)字系統(tǒng)設(shè)計(jì)早已成為工程應(yīng)用的主流，所采用的方法也并非是傳統(tǒng)的卡諾圖，而是采用HDL。為了能夠提升學(xué)生設(shè)計(jì)數(shù)字系統(tǒng)的能力，能夠與工程應(yīng)用接軌，EDA技術(shù)課程作為數(shù)字電子技術(shù)的延伸和實(shí)訓(xùn)環(huán)節(jié)早已進(jìn)入大學(xué)的課堂。
然而，在多年的實(shí)踐中，兩門課程的教學(xué)相對(duì)孤立，不能做到有機(jī)融合，并且，學(xué)生不能完全做到互促式學(xué)習(xí)，形成扎實(shí)的技能。究其原因，主要是：首先，EDA技術(shù)課程一般在第6或第7學(xué)期，相對(duì)于數(shù)字電子技術(shù)課程，兩門課程之間有空檔期，造成學(xué)習(xí)的不連貫；其次，數(shù)字電子技術(shù)課程具有較多的學(xué)時(shí)，甚至具有較多的實(shí)踐學(xué)時(shí)和集中實(shí)踐環(huán)節(jié)，而EDA技術(shù)課程最多也不過(guò)32學(xué)時(shí)，更沒(méi)有集中實(shí)踐環(huán)節(jié)，相對(duì)于目前的工程實(shí)踐，本末倒置；最后，相對(duì)于EDA技術(shù)課程，數(shù)字電子技術(shù)課程只能進(jìn)行小規(guī)模應(yīng)用水平實(shí)踐教學(xué)，學(xué)生很難進(jìn)行創(chuàng)新應(yīng)用和創(chuàng)業(yè)實(shí)踐。
因此，兩門課程的深度融合是數(shù)字電子技術(shù)課程教學(xué)的必然。目前，各經(jīng)典教材都在嘗試做兩門課程的融合，促進(jìn)和配合教學(xué)改革，尤其是滿足新工科建設(shè)和工程教育專業(yè)認(rèn)證需要。
本書將傳統(tǒng)的數(shù)字電子技術(shù)與EDA技術(shù)有機(jī)地整合在一起，統(tǒng)籌安排教學(xué)內(nèi)容、合理整合教學(xué)資源，使得學(xué)生能將數(shù)字系統(tǒng)設(shè)計(jì)的原理與實(shí)踐緊密結(jié)合起來(lái)，總學(xué)時(shí)可以保持與傳統(tǒng)的數(shù)字電子技術(shù)課程的授課學(xué)時(shí)一致。由于數(shù)字系統(tǒng)設(shè)計(jì)相關(guān)課程是電類相關(guān)專業(yè)后續(xù)多門課程的基礎(chǔ)，因此，加大對(duì)該課程理論和實(shí)踐環(huán)節(jié)的改革和建設(shè)力度，對(duì)于快速提高學(xué)生的專業(yè)能力具有格外重要的意義。同時(shí)，課程整合后，集中實(shí)踐環(huán)節(jié)更具工程內(nèi)涵，為學(xué)生的快速成才提供捷徑。
鑒于以上考慮，本書以數(shù)字電子基本理論和基本技能為引導(dǎo)，以EDA平臺(tái)和HDL為主要設(shè)計(jì)手段，以培養(yǎng)工程能力為宗旨；邏輯電平由早已過(guò)時(shí)的5V改為3.3V描述，淡化電路的內(nèi)部結(jié)構(gòu)，強(qiáng)調(diào)電路的外部特性；淡化邏輯表達(dá)式的化簡(jiǎn)，由數(shù)字電子基本知識(shí)快速過(guò)渡到以HDL技術(shù)為核心的數(shù)字系統(tǒng)設(shè)計(jì)方法上來(lái)，建立傳統(tǒng)數(shù)字電子技術(shù)設(shè)計(jì)和現(xiàn)代設(shè)計(jì)方法相結(jié)合的新課程體系。使得整個(gè)教學(xué)過(guò)程，在原理圖設(shè)計(jì)層面，通過(guò)EDA環(huán)境講述數(shù)字邏輯基礎(chǔ)；在PLD層面，基于HDL講述數(shù)字系統(tǒng)設(shè)計(jì)。即在電子系統(tǒng)設(shè)計(jì)中，突出現(xiàn)代設(shè)計(jì)方法設(shè)計(jì)；在傳統(tǒng)設(shè)計(jì)中，有效地利用EDA工具加強(qiáng)教學(xué)。同時(shí)，本書以注重基本概念、基本單元電路、基本方法和典型電路為出發(fā)點(diǎn)，促進(jìn)學(xué)生基本應(yīng)用能力的形成。
多年教學(xué)實(shí)踐證明，在數(shù)字電子技術(shù)的教學(xué)過(guò)程中全面融入EDA技術(shù)，不僅可以使學(xué)生形象、直觀地理解電路的相關(guān)原理和工作過(guò)程，還可以通過(guò)修改電路的形式或參數(shù)，與學(xué)生一起討論電路中出現(xiàn)的各種現(xiàn)象，找出解決問(wèn)題的方法。這樣不僅可以活躍課堂氣氛，還可以提高學(xué)生學(xué)習(xí)興趣，同時(shí)，理論和實(shí)驗(yàn)的結(jié)合緊密充分發(fā)揮學(xué)生的積極性和創(chuàng)造性，達(dá)到了較好的教學(xué)效果。
本書由秦進(jìn)平教授主持編寫，與劉海成副教授合編完成，其中，秦進(jìn)平編寫第1章、第2章、第3章和第4章，劉海成編寫第5章、第6章和第7章。參與編寫的還有：周正林副教授編寫了第8章，高旭東副教授編寫了第9章。全書由哈爾濱工程大學(xué)陽(yáng)昌漢教授主審，提出了很多寶貴意見，在此表示由衷的感謝。北京交通大學(xué)出版社對(duì)本書的出版給予具體的幫助和指導(dǎo)，并細(xì)致審定書稿，糾正一些錯(cuò)誤和不妥之處，為提高書稿質(zhì)量付出了艱苦勞動(dòng)，在此謹(jǐn)向他們表示衷心感謝。
編者雖然力求完美，但由于水平有限，書中不足之處在所難免，敬請(qǐng)讀者不吝指正和賜教，不勝感激！
目錄
第1章 數(shù)字電子系統(tǒng)分析與設(shè)計(jì)基礎(chǔ)
1.1數(shù)字信號(hào)與數(shù)字電路
1.1.1模擬信號(hào)與數(shù)字信號(hào)
1.1.2數(shù)字電路與模擬電路的區(qū)別及聯(lián)系
1.2數(shù)制及轉(zhuǎn)換
1.2.1十進(jìn)制
1.2.2二進(jìn)制
1.2.3十六進(jìn)制
1.2.4不同進(jìn)制之間的相互轉(zhuǎn)換
1.3邏輯運(yùn)算與邏輯代數(shù)
1.3.1邏輯運(yùn)算及其表示方法
1.3.2邏輯代數(shù)的定理和定律
1.3.3邏輯函數(shù)的代數(shù)化簡(jiǎn)法
1.4邏輯函數(shù)的卡諾圖化簡(jiǎn)法
1.4.1邏輯函數(shù)的最小項(xiàng)表達(dá)式
1.4.2用卡諾圖化簡(jiǎn)邏輯函數(shù)
1.5二進(jìn)制數(shù)的算術(shù)運(yùn)算
1.5.1無(wú)符號(hào)二進(jìn)制數(shù)的算術(shù)運(yùn)算
1.5.2有符號(hào)二進(jìn)制數(shù)的表示及加減法運(yùn)算
1.6二進(jìn)制編碼
1.6.1二-十進(jìn)制碼
1.6.2格雷碼
1.6.3 ASCII碼
1.7數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)概述
1.7.1數(shù)字系統(tǒng)設(shè)計(jì)及設(shè)計(jì)方法的發(fā)展
1.7.2 EDA技術(shù)的含義及主要內(nèi)容
習(xí)題與思考題
第2章 邏輯門電路
2.1高低電平與脈沖信號(hào)
2.2基于二極管和三極管的簡(jiǎn)單邏輯門電路
2.2.1二極管與門和二極管或門電路
2.2.2三極管非門電路
2.3TTL門電路
2.3.1基本TTL與非門的工作原理
2.3.2TTL與非門的技術(shù)參數(shù)
2.3.3標(biāo)準(zhǔn)TTL集成邏輯門的改進(jìn)系列及參數(shù)
2.4 MOS管門電路
2.4.1 MOS管及其開關(guān)特性
2.4.2 CMOS反相器
2.4.3 CMOS管與非門電路和CMOS管或非門電路
2.4.4 CMOS集成邏輯門的種類及參數(shù)
2.5三態(tài)門及應(yīng)用
2.5.1三態(tài)門的結(jié)構(gòu)及工作原理
2.5.2三態(tài)門的應(yīng)用
2.6 OC門、OD門及應(yīng)用
2.6.1 OC門的電路結(jié)構(gòu)
2.6.2 OD門的電路結(jié)構(gòu)
2.7邏輯電平接口轉(zhuǎn)換
2.7.1數(shù)字邏輯電平
2.7.2 TTL門電路與CMOS管門電路的接口
2.7.3 OC門和OD門的電平轉(zhuǎn)換應(yīng)用
2.8施密特觸發(fā)特性與抗干擾設(shè)計(jì)
習(xí)題與思考題
第3章 組合邏輯電路分析、設(shè)計(jì)及應(yīng)用
3.1組合邏輯電路的分析
3.2組合邏輯電路的設(shè)計(jì)
3.2.1單輸出組合邏輯電路的設(shè)計(jì)
3.2.2多輸出組合邏輯電路的設(shè)計(jì)
3.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)
3.3.1產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因及判斷
3.3.2消除競(jìng)爭(zhēng)冒險(xiǎn)的方法
3.3.3卡諾圖在組合邏輯電路競(jìng)爭(zhēng)冒險(xiǎn)中的應(yīng)用
3.4編碼器與譯碼器
3.4.1編碼器
3.4.2譯碼器
3.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器
3.5.1數(shù)據(jù)選擇器
3.5.2數(shù)據(jù)分配器
3.6數(shù)值比較器
3.6.1數(shù)值比較器的工作原理
3.6.2集成數(shù)值比較器
3.7算術(shù)運(yùn)算電路
3.7.1加法運(yùn)算電路
3.7.2減法運(yùn)算電路
3.7.3項(xiàng)目討論：用譯碼器或數(shù)據(jù)選擇器設(shè)計(jì)兩位乘法器
習(xí)題與思考題
第4章 存儲(chǔ)器、鎖存器與觸發(fā)器
4.1雙穩(wěn)態(tài)存儲(chǔ)器
4.1.1基本雙穩(wěn)態(tài)存儲(chǔ)電路
4.1.2基本RS鎖存器
4.2鎖存器
4.2.1 RS鎖存器
4.2.2 D鎖存器
4.2.3項(xiàng)目討論：請(qǐng)用鎖存器設(shè)計(jì)絕對(duì)公平的8路搶答器電路
4.3觸發(fā)器
4.3.1 D觸發(fā)器及應(yīng)用
4.3.2項(xiàng)目討論：請(qǐng)用觸發(fā)器設(shè)計(jì)絕對(duì)公平的8路搶答器電路
4.3.3 JK觸發(fā)器
4.3.4 T觸發(fā)器
4.3.5鎖存器、觸發(fā)器與寄存器
4.4半導(dǎo)體存儲(chǔ)器
4.4.1隨機(jī)存取存儲(chǔ)器及非易失性存儲(chǔ)器
4.4.2半導(dǎo)體存儲(chǔ)器的基本結(jié)構(gòu)及訪問(wèn)
4.4.3基于半導(dǎo)體存儲(chǔ)器的組合邏輯電路設(shè)計(jì)
習(xí)題與思考題
第5章 可編程邏輯器件原理及典型產(chǎn)品
5.1 PLD概述
5.1.1 PLD的特點(diǎn)及可編程的核心原理
5.1.2 PLD的發(fā)展歷程及分類
5.1.3 PLD的主要廠商
5.1.4 PLD的電路符號(hào)表示
5.2 PLD的結(jié)構(gòu)及工作原理
5.2.1從PROM到PLA
5.2.2 PAL經(jīng)GAL到乘積項(xiàng)結(jié)構(gòu)CPLD
5.2.3基于查找表的PLD的工作原理簡(jiǎn)介
5.3Intel-PSG的PLD產(chǎn)品及開發(fā)
5.3.1 Intel-PSG的PLD產(chǎn)品編程與配置
5.3.2 Intel-PSG的PLD及應(yīng)用基礎(chǔ)
習(xí)題與思考題
第6章 基于Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)
6.1基于HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)概述
6.2 Verilog HDL的模塊結(jié)構(gòu)及語(yǔ)句
6.3 Verilog HDL的數(shù)值表示及變量數(shù)據(jù)類型
6.3.1 Verilog HDL的數(shù)值表示
6.3.2 Verilog HDL的變量數(shù)據(jù)類型
6.4 Verilog HDL的三種建模方式
6.4.1結(jié)構(gòu)化描述方式
6.4.2數(shù)據(jù)流描述方式
6.4.3行為描述方式
6.4.4項(xiàng)目討論：基于Verilog HDL設(shè)計(jì)簡(jiǎn)易的算術(shù)邏輯單元
6.5典型組合邏輯電路的Verilog HDL描述
6.5.1完整的條件語(yǔ)句是描述組合邏輯電路的基本前提
6.5.2通用譯碼器設(shè)計(jì)
6.5.3數(shù)碼管顯示譯碼器設(shè)計(jì)
6.5.4數(shù)據(jù)選擇器設(shè)計(jì)
6.5.5優(yōu)先編碼器設(shè)計(jì)
6.5.6利用任務(wù)和函數(shù)語(yǔ)句對(duì)組合邏輯電路進(jìn)行結(jié)構(gòu)化描述
6.6時(shí)序邏輯電路的Verilog HDL描述
6.6.1鎖存器的Verilog HDL描述
6.6.2項(xiàng)目討論：請(qǐng)基于Verilog HDL用鎖存器設(shè)計(jì)絕對(duì)公平的8路搶答器電路
6.6.3觸發(fā)器的Verilog HDL描述與過(guò)程賦值語(yǔ)句
6.6.4項(xiàng)目討論：請(qǐng)基于Verilog HDL用觸發(fā)器設(shè)計(jì)絕對(duì)公平的8路搶答器電路
6.6.5不完整條件時(shí)序邏輯電路描述進(jìn)階
6.7 Verilog HDL的循環(huán)語(yǔ)句與乘法器設(shè)計(jì)
6.7.1 Verilog HDL的循環(huán)語(yǔ)句與組合式乘法器
6.7.2存儲(chǔ)器查表乘法器
6.8雙向端口與存儲(chǔ)器設(shè)計(jì)
6.8.1雙向端口描述
6.8.2基于寄存器數(shù)組定義存儲(chǔ)器
6.8.3 SRAM型存儲(chǔ)器設(shè)計(jì)
6.8.4基于AB、DB和CB接口的ROM設(shè)計(jì)
習(xí)題與思考題
第7章 時(shí)序邏輯電路的分析與設(shè)計(jì)
7.1時(shí)序邏輯電路
7.1.1時(shí)序邏輯電路及分類
7.1.2同步時(shí)序邏輯電路的構(gòu)成、輸出特點(diǎn)及分類
7.2時(shí)序邏輯電路的分析
7.2.1同步時(shí)序邏輯電路分析實(shí)例
*7.2.2異步時(shí)序邏輯電路分析實(shí)例
7.3同步時(shí)序邏輯電路的設(shè)計(jì)
7.3.1同步時(shí)序邏輯電路的設(shè)計(jì)方法
7.3.2同步時(shí)序邏輯電路中的異步時(shí)鐘（信號(hào)）同步化技術(shù)
7.4同步時(shí)序邏輯電路的工作參數(shù)
7.4.1觸發(fā)器的數(shù)據(jù)輸出延時(shí)
7.4.2時(shí)鐘到達(dá)時(shí)間、時(shí)鐘偏斜和數(shù)據(jù)到達(dá)時(shí)間
7.4.3觸發(fā)器的建立時(shí)間和保持時(shí)間
7.4.4建立時(shí)間裕量、保持時(shí)間裕量、數(shù)據(jù)需求時(shí)間和最小時(shí)鐘周期
7.4.5競(jìng)爭(zhēng)冒險(xiǎn)處理
7.5基于VerilogHDL的有限狀態(tài)機(jī)設(shè)計(jì)
7.5.1有限狀態(tài)機(jī)思想
7.5.2有限狀態(tài)機(jī)的狀態(tài)編碼及安全設(shè)計(jì)
7.5.3有限狀態(tài)機(jī)的Verilog HDL描述方法
7.6典型同步時(shí)序邏輯功能電路計(jì)數(shù)器
7.6.1計(jì)數(shù)器的一般設(shè)計(jì)方法及結(jié)構(gòu)
7.6.2MSI計(jì)數(shù)器芯片及�？刂圃�
7.6.3項(xiàng)目討論：基于MSI計(jì)數(shù)器芯片設(shè)計(jì)�？稍O(shè)置計(jì)數(shù)器
7.6.4基于Verilog HDL的通用計(jì)數(shù)器設(shè)計(jì)與描述
7.6.5基于Verilog HDL描述分頻器和PWM波形發(fā)生器
7.7典型同步時(shí)序邏輯功能電路移位寄存器與移位型計(jì)數(shù)器
7.7.1移位寄存器
7.7.2 8位雙向移位寄存器的Verilog HDL描述
7.7.3項(xiàng)目討論：帶兩級(jí)鎖存的串入-并出移位寄存器74HC595的描述
7.7.4移位型計(jì)數(shù)器
7.8基于MSI的同步時(shí)序邏輯電路設(shè)計(jì)
7.8.1基于MSI進(jìn)行同步時(shí)序邏輯電路設(shè)計(jì)的方法
7.8.2序列信號(hào)發(fā)生器的設(shè)計(jì)
7.8.3項(xiàng)目討論：1110010序列發(fā)生器的設(shè)計(jì)
*7.9定時(shí)器作為協(xié)處理器的有限狀態(tài)機(jī)設(shè)計(jì)
*7.10算法狀態(tài)機(jī)圖與帶有數(shù)據(jù)通道的有限狀態(tài)機(jī)描述
習(xí)題與思考題
第8章 D/A與A/D轉(zhuǎn)換器及其應(yīng)用
8.1 D/A與A/D轉(zhuǎn)換器概述
8.2 D/A轉(zhuǎn)換器原理
8.2.1權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器原理
8.2.2模擬開關(guān)的原理及應(yīng)用
8.2.3 R-2R T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
8.2.4電流輸出型D/A轉(zhuǎn)換器
8.2.5 D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)及選型依據(jù)
8.2.6基于TL431的基準(zhǔn)電壓源設(shè)計(jì)
8.3 DAC8032及其應(yīng)用
8.3.1 D/A轉(zhuǎn)換器芯片DAC0832
8.3.2 DAC0832的應(yīng)用
8.4 A/D轉(zhuǎn)換器原理
8.4.1并聯(lián)比較型A/D轉(zhuǎn)換器
8.4.2計(jì)數(shù)型A/D轉(zhuǎn)換器
8.4.3逐次比較型A/D轉(zhuǎn)換器
8.4.4雙積分型A/D轉(zhuǎn)換器
8.4.5 A/D轉(zhuǎn)換器的主要性能指標(biāo)
8.5逐次比較型A/D轉(zhuǎn)換器ADC0809
8.5.1 ADC0809簡(jiǎn)介
8.5.2 ADC0809的接口時(shí)序及狀態(tài)機(jī)操控
習(xí)題與思考題
第9章 波形產(chǎn)生電路
9.1 555集成電路
9.1.1 555集成電路的電路結(jié)構(gòu)與功能
9.1.2用555集成電路實(shí)現(xiàn)施密特觸發(fā)特性
9.2單穩(wěn)態(tài)觸發(fā)電路
9.2.1用CMOS管門電路組成的微分型單穩(wěn)態(tài)觸發(fā)電路
9.2.2積分型單穩(wěn)態(tài)觸發(fā)電路
9.2.3用555集成電路組成的單穩(wěn)態(tài)觸發(fā)電路
9.2.4單穩(wěn)態(tài)觸發(fā)電路的觸發(fā)連續(xù)性
9.3多諧振蕩器
9.3.1用門電路組成的多諧振蕩器
9.3.2用施密特觸發(fā)門電路構(gòu)成波形產(chǎn)生電路
9.3.3用555集成電路組成的多諧振蕩器
9.3.4 CMOS石英晶體振蕩器
9.4 DDS波形發(fā)生原理及正弦波信號(hào)發(fā)生器設(shè)計(jì)
9.4.1 DDS工作原理
9.4.2 Verilog HDL信號(hào)發(fā)生器設(shè)計(jì)
習(xí)題與思考題
附錄A CMOS 和TTL邏輯門電路的技術(shù)參數(shù)
附錄B常用74系列門電路速查表
附錄C可綜合Verilog HDL語(yǔ)法速查
附錄D常用邏輯符號(hào)對(duì)照表
參考文獻(xiàn)
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