《EDA技術(shù)及應(yīng)用（第4版）》分為三大部分，共七章。第1部分概括地闡述了EDA技術(shù)及應(yīng)用的有關(guān)問題（第1章）；第二部分比較全面地介紹了EDA技術(shù)的主要內(nèi)容，包括EDA的物質(zhì)基礎(chǔ)——Lattice、Altera和Xilinx公司典型FPGA/CPLD的性能參數(shù)、組成結(jié)構(gòu)以及FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢(shì)（第2章），EDA的主流表達(dá)方式——VHDL的編程基礎(chǔ)（第3章），EDA的設(shè)計(jì)開發(fā)軟件——QuanusII、ISESuite、synplifyPRO、ModelSimSE等常用EDA工具軟件的安裝與使用（第4章），EDA的實(shí)驗(yàn)開發(fā)系統(tǒng)——通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本組成、工作原理、性能指標(biāo)及GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的結(jié)構(gòu)及使用方法（第5章）：第三部分提供了12個(gè)綜合性的EDA設(shè)計(jì)應(yīng)用實(shí)例（第6章）和8個(gè)綜合性、設(shè)計(jì)性的EDA技術(shù)實(shí)驗(yàn)（第7章），其中綜合性的EDA設(shè)計(jì)應(yīng)用實(shí)例，包括數(shù)字信號(hào)處理、智能控制、神經(jīng)網(wǎng)絡(luò)中經(jīng)常用到的高速PID控制器、FIR濾波器、CORDIC算法的應(yīng)用等實(shí)例。
《EDA技術(shù)及應(yīng)用（第4版）》可供高等院校電子工程、通信工程、自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等信息工程類及相近專業(yè)的本科生或研究生使用，也可作為相關(guān)人員的自學(xué)參考書。
第1章 緒論
1．1 EDA技術(shù)的涵義
1．2 EDA技術(shù)的發(fā)展歷程
1．3 EDA技術(shù)的主要內(nèi)容
1．3．1 大規(guī)�？删幊踢壿嬈骷�
1．3．2 硬件描述語言（HDL）
1．3．3 EDA軟件開發(fā)工具
1．3．4 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)
1．4 EDA工具的發(fā)展趨勢(shì)
1．5 EDA的工程設(shè)計(jì)流程
1．5．1 FPGA/CPLD工程設(shè)計(jì)流程
1．5．2 ASIC工程設(shè)計(jì)流程
1．6 數(shù)字系統(tǒng)的設(shè)計(jì)
1．6．1 數(shù)字系統(tǒng)的設(shè)計(jì)模型
1．6．2 數(shù)字系統(tǒng)的設(shè)計(jì)方法
1．6．3 數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則
1．6．4 數(shù)字系統(tǒng)的設(shè)計(jì)步驟
1．7 EDA技術(shù)的應(yīng)用展望
1．8 EDA技術(shù)研究性教學(xué)探討
1．8．1 開展EDA技術(shù)研究性教學(xué)的意義
1．8．2 開展EDA技術(shù)研究性教學(xué)的方法
1．8．3 開展EDA技術(shù)研究性教學(xué)的成效
習(xí)題
第2章 大規(guī)�？删幊踢壿嬈骷�
2．1 可編程邏輯器件概述
2．1．1 PLD的發(fā)展進(jìn)程
2．1．2 PLD的分類方法
2．1．3 常用CPLD和FPGA標(biāo)識(shí)的含義
2．2 FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢(shì)
2．2．1 FPGA主流設(shè)計(jì)技術(shù)
2．2．2 FPGA前沿設(shè)計(jì)技術(shù)與未來發(fā)展趨勢(shì)
2．3 Lattice公司的CPLD和FPGA器件
2．3．1 Lattice公司的CPLD和FPGA概述
2．3．2 ispMACH系列CPLD結(jié)構(gòu)
2．3．3 EC/ECP系列FPGA結(jié)構(gòu)
2．4 Altera公司的CPLD和FPGA器件
2．4．1 Altera公司的CPLD和FPGA概述
2．4．2 MAX系列CPLD結(jié)構(gòu)
2．4．3 CycloneⅢ系列FPGA結(jié)構(gòu)
2．4．4 StratixⅡ系列FPGA結(jié)構(gòu)
2．5 Xilinx公司的CPLD和FPGA器件
2．5．1 Xilinx公司的CPLD和FPGA概述
2．5．2 XC9500系列CPLD結(jié)構(gòu)
2．5．3 Spartan-3系列FPGA結(jié)構(gòu)
2．5．4 VirtexⅡPro系列FPGA結(jié)構(gòu)
2．6 CPLD和FPGA的編程與配置
2．6．1 CPLD和FPGA的編程配置
2．6．2 CPLD和FPGA的下載接口
2．6．3 CPLD器件的編程電路
2．6．4 FPGA器件的配置電路
2．7 FPGA和CPLD的開發(fā)應(yīng)用選擇
習(xí)題
第3章 VHDL編程基礎(chǔ)
3．1 概述
3．1．1 常用硬件描述語言簡(jiǎn)介
3．1．2 VHDL的優(yōu)點(diǎn)
3．1．3 VHDL程序設(shè)計(jì)約定
3．2 VHDL程序基本結(jié)構(gòu)
3．2．1 VHDL程序設(shè)計(jì)舉例
3．2．2 VHDL程序的基本結(jié)構(gòu)
3．2．3 庫(kù)、程序包使用說明
3．2．4 實(shí)體描述
3．2．5 結(jié)構(gòu)體描述
3．2．6 結(jié)構(gòu)體配置
3．3 VHDL語言要素
3．3．1 VHDL文字規(guī)則
3．3．2 VHDL數(shù)據(jù)對(duì)象
3．3．3 VHDL數(shù)據(jù)類型
3．3．4 VHDL操作符
3．4 VHDL順序語句
3．4．1 賦值語句
3．4．2 轉(zhuǎn)向控制語句
3．4．3 等待語句
3．4．4 返回語句
3．4．5 空操作語句
3．4．6 其他語句和說明
3．5 VHDL并行語句
3．5．1 進(jìn)程語句
3．5．2 塊語句
3．5．3 并行信號(hào)賦值語句
3．5．4 元件例化語句
3．5．5 生成語句
3．6 子程序
3．6．1 子程序概述
3．6．2 函數(shù)的定義及使用
3．6．3 過程的定義及使用
3．7 程序包
3．7．1 程序包的定義
3．7．2 程序包的使用
3．8 VHDL描述風(fēng)格
3．8．1 行為描述
3．8．2 數(shù)據(jù)流描述
3．8．3 結(jié)構(gòu)描述
3．9 基本邏輯電路設(shè)計(jì)
3．9．1 組合邏輯電路設(shè)計(jì)
3．9．2 時(shí)序邏輯電路設(shè)計(jì)
3．9．3 存儲(chǔ)器電路設(shè)計(jì)
3．10 狀態(tài)機(jī)的VHDL設(shè)計(jì)
3．10．1 狀態(tài)機(jī)的基本結(jié)構(gòu)和功能
3．10．2 一般狀態(tài)機(jī)的VHDL設(shè)計(jì)
3．10．3 摩爾狀態(tài)機(jī)的VHDL設(shè)計(jì)
3．10．4 米立狀態(tài)機(jī)的VHDL設(shè)計(jì)
習(xí)題
第4章 常用EDA工具軟件操作指南
4．1 常用EDA工具軟件安裝指南
4．2 常用EDA工具軟件操作用例
4．2．1 位十進(jìn)制計(jì)數(shù)器電路
4．2．2 計(jì)數(shù)動(dòng)態(tài)掃描顯示電路
4．2．3 EDA仿真測(cè)試模型及程序
4．3 AlteraQuartusⅡ操作指南
4．3．1 QuartusⅡ的初步認(rèn)識(shí)
4．3．2 QuartusⅡ的基本操作
4．3．3 QuartusⅡ的綜合操作
4．3．4 QuartusⅡ的SOPC開發(fā)
4．3．5 高版本QuartusⅡ的仿真
4．4 XilinxISEDesignSuite操作指南
4．4．1 XilinxISE的初步認(rèn)識(shí)
4．4．2 ISESuite的基本操作
4．4．3 ISESuite的綜合操作
4．5 SynplicitySynplifyPRO操作指南
4．5．1 SynplifyPRO的使用步驟
4．5．2 SynplifyPRO的使用實(shí)例
4．6 MentorGraphicsModelSim操作指南
4．6．1 ModelSim的使用步驟
4．6．2 ModelSim的使用實(shí)例
習(xí)題
第5章 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)
5．1 通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)概述
5．1．1 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本組成
5．1．2 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的性能指標(biāo)
5．1．3 通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的工作原理
5．1．4 通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法
5．2 GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用
5．2．1 GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)介紹
5．2．2 GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖
5．2．3 GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表
5．2．4 GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用實(shí)例
習(xí)題
第6章 VHDL設(shè)計(jì)應(yīng)用實(shí)例
6．1 位加法器的設(shè)計(jì)
6．2 位乘法器的設(shè)計(jì)
6．3 位除法器的設(shè)計(jì)
6．4 PWM信號(hào)發(fā)生器的設(shè)計(jì)
6．5 數(shù)字頻率計(jì)的設(shè)計(jì)
6．6 數(shù)字秒表的設(shè)計(jì)
6．7 單片機(jī)總線接口電路的設(shè)計(jì)
6．8 交通燈信號(hào)控制器的設(shè)計(jì)
6．9 高速PID控制器的設(shè)計(jì)
6．10 FIR濾波器的設(shè)計(jì)
6．11 CORDIC算法的應(yīng)用設(shè)計(jì)
6．12 綜合計(jì)時(shí)系統(tǒng)的設(shè)計(jì)
6．12．1 系統(tǒng)設(shè)計(jì)思路
6．12．2 VHDL源程序
6．12．3 仿真結(jié)果驗(yàn)證
6．12．4 邏輯綜合分析
6．12．5 硬件邏輯驗(yàn)證
習(xí)題
第7章 EDA技術(shù)實(shí)驗(yàn)
7．1 實(shí)驗(yàn)一：計(jì)數(shù)器電路的設(shè)計(jì)
7．2 實(shí)驗(yàn)二：算術(shù)運(yùn)算電路的設(shè)計(jì)
7．3 實(shí)驗(yàn)三：PWM信號(hào)發(fā)生器的設(shè)計(jì)
7．4 實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì)
7．5 實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì)
7．6 實(shí)驗(yàn)六：交通信號(hào)燈控制器的設(shè)計(jì)
7．7 實(shí)驗(yàn)七：FIR濾波器的設(shè)計(jì)
7．8 實(shí)驗(yàn)八：CORDIC算法的應(yīng)用設(shè)計(jì)
7．9 實(shí)驗(yàn)報(bào)告范例
附錄 利用WWW進(jìn)行EDA資源的檢索
主要參考文獻(xiàn)
書單推薦
