集成電路設(shè)計（第2版）（電子信息學(xué)科基礎(chǔ)課程系列教材）
定 價：69 元
叢書名： 電子信息學(xué)科基礎(chǔ)課程系列教材
- 作者：葉以正、來逢昌
- 出版時間：2016/9/1
- ISBN：9787302447184
- 出 版 社：清華大學(xué)出版社
- 中圖法分類：TN402
- 頁碼：448
- 紙張：膠版紙
- 版次：1
- 開本：16K
本書比較全面深入地介紹了集成電路分析與設(shè)計的基礎(chǔ)知識以及一些新技術(shù)的發(fā)展。其中，第1~4章介紹集成電路的發(fā)展、基本制造工藝、常用器件的結(jié)構(gòu)及其寄生效應(yīng)、版圖設(shè)計基礎(chǔ)知識、器件模型及SPICE模擬程序；第5~7章介紹雙極型和CMOS型兩大類數(shù)字集成電路和模擬集成電路基本單元分析與設(shè)計方法及其版圖設(shè)計特點；第8~10章介紹數(shù)字集成電路自動化設(shè)計技術(shù)、測試技術(shù)、SoC/IP設(shè)計與驗證技術(shù)及其發(fā)展趨勢。本書可以作為高等院校電子信息類本科生教材，也可作為相關(guān)領(lǐng)域研究生及工程師的參考用書。
教育部高等學(xué)校電工電子基礎(chǔ)課程教學(xué)指導(dǎo)委員會推薦教材
普通高等教育“十一五”國家級規(guī)劃教材
本書涵蓋了集成電路發(fā)展的歷史、現(xiàn)狀和趨勢，全面介紹了集成電路的分類及特點，便于讀者掌握集成電路相關(guān)知識。本書深入淺出、圖文并茂，包括了集成電路相關(guān)原理和工藝的基礎(chǔ)知識，便于讀者學(xué)習(xí)和掌握集成電路設(shè)計的理論和方法。本書涵蓋知識面廣、系統(tǒng)性強，可供微電子專業(yè)本科學(xué)生、相關(guān)專業(yè)研究生及工程技術(shù)人員學(xué)習(xí)和參考
葉以正，哈爾濱工業(yè)大學(xué)教授、博士生導(dǎo)師，長期從事微電子科學(xué)與技術(shù)方向的教學(xué)與科研工作。1998年組建了“哈工大微電子學(xué)與固體電子學(xué)”學(xué)科博士點，指導(dǎo)了一批集成電路方向的博士和碩士研究生，講授過多門專業(yè)課程，發(fā)表學(xué)術(shù)論文150余篇。在“集成電路設(shè)計和電子設(shè)計自動化”（EDA）領(lǐng)域取得多項科研成果，所主持的科研項目曾獲國家科技進步獎和省、部級科技進步獎多項。先后獲省“優(yōu)秀專家”、***級和部級“中青年有突出貢獻專家”、全國“三八”紅旗手等稱號。
來逢昌，哈爾濱工業(yè)大學(xué)副教授，長期從事集成電路設(shè)計方面的教學(xué)和科研工作。主講“集成電路設(shè)計”課程，開設(shè)了集成電路生產(chǎn)社戲和集成電路課程設(shè)計的實踐教學(xué)環(huán)節(jié)。在科研和開發(fā)工作中主持完成了多款集成電路芯片的設(shè)計，科研成果獲省部級科學(xué)進步獎多項。
第1章緒論
1.1集成電路的誕生和發(fā)展
1.2集成電路分類
1.3集成電路產(chǎn)業(yè)鏈
1.4集成電路設(shè)計與EDA技術(shù)
1.4.1集成電路設(shè)計
1.4.2集成電路設(shè)計自動化技術(shù)的發(fā)展
第2章集成電路工程基礎(chǔ)
2.1平面工藝基礎(chǔ)
2.1.1薄膜的制備
2.1.2光刻工藝和技術(shù)
2.1.3摻雜技術(shù)
2.2集成電路制造基本工藝流程
2.2.1雙極型集成電路制造工藝流程
2.2.2CMOS集成電路制造工藝流程
2.2.3BiCMOS集成電路制造工藝簡介
2.3集成電路中的元件
2.3.1NPN晶體管及其寄生效應(yīng)
2.3.2PNP晶體管及其寄生效應(yīng)
2.3.3MOS晶體管及其寄生效應(yīng)
2.3.4小尺寸MOS器件凸顯的問題與按比例縮小理論
2.3.5集成電路中的二極管
2.3.6集成電路中的電阻器
2.3.7集成電路中的電容器
2.3.8集成電路中的電感器
2.4集成電路版圖設(shè)計基礎(chǔ)
2.4.1版圖設(shè)計規(guī)則
2.4.2版圖布局
2.4.3版圖布線
2.4.4版圖驗證與數(shù)據(jù)提交
2.4.5版圖基本優(yōu)化設(shè)計技術(shù)
第3章集成電路器件模型
3.1二極管模型
3.1.1直流模型
3.1.2大信號模型
3.1.3小信號模型
3.1.4PN結(jié)二極管溫度效應(yīng)
3.2雙極型晶體管模型
3.2.1EM模型
3.2.2GP模型
3.3MOS場效應(yīng)晶體管模型
3.3.1MOSFET電流方程模型
3.3.2MOSFET大信號模型
3.3.3MOSFET小信號模型
3.3.4MOSFET二階及高階效應(yīng)模型
3.4噪聲模型
3.4.1噪聲源類型
3.4.2集成電路器件噪聲模型
第4章SPICE模擬程序
4.1SPICE簡介
4.2SPICE電路描述語句
4.2.1電路輸入語句和格式
4.2.2SPICE的輸出語句和輸出變量
4.3SPICE電路分析功能介紹
4.3.1直流分析
4.3.2交流小信號分析
4.3.3瞬態(tài)分析
4.3.4傅里葉分析
4.3.5通用參數(shù)掃描分析
4.3.6蒙特卡羅分析
4.3.7最壞情況分析
4.3.8溫度分析
4.3.9噪聲分析
4.3.10其他常用的控制命令
第5章雙極型數(shù)字集成電路
5.1簡易TTL與非門
5.1.1工作原理
5.1.2電壓傳輸特性與抗干擾能力
5.1.3負載能力
5.1.4瞬態(tài)特性
5.1.5電路功耗
5.1.6多發(fā)射極輸入晶體管設(shè)計
5.2TTL與非門的改進形式
5.2.1三管單元TTL與非門
5.2.2四管單元TTL與非門
5.2.3五管單元TTL與非門
5.2.4六管單元TTL與非門
5.2.5肖特基晶體管和STTL與非門
5.2.6LSTTL和ALSTTL與非門
5.3TTL與非門的邏輯擴展
5.3.1TTL基本門電路
5.3.2TTL OC門電路
5.3.3TTL三態(tài)門電路
5.3.4TTL施密特邏輯門電路
5.3.5TTL觸發(fā)器電路
5.4TTL中大規(guī)模集成電路
5.4.1中大規(guī)模集成電路的結(jié)構(gòu)特點
5.4.2TTL簡化邏輯門
5.4.3單管邏輯門電路
5.4.4內(nèi)部簡化觸發(fā)器
5.5TTL集成電路版圖解析
5.5.1TTL與非門版圖解析
5.5.2LSTTL或門版圖解析
5.6ECL集成電路
5.6.1ECL基本門的工作原理
5.6.2ECL電路的邏輯擴展
5.6.3ECL電路版圖設(shè)計特點
5.7I2L集成電路
5.7.1I2L基本單元的工作原理
5.7.2I2L電路的邏輯組合
5.7.3I2L電路版圖設(shè)計特點
第6章CMOS數(shù)字集成電路設(shè)計
6.1CMOS反相器
6.1.1工作原理
6.1.2直流傳輸特性與噪聲容限
6.1.3瞬態(tài)特性
6.1.4功耗特性
6.2傳輸門
6.2.1單溝MOS傳輸門
6.2.2CMOS傳輸門
6.3CMOS基本邏輯電路
6.3.1標準CMOS靜態(tài)邏輯門
6.3.2偽NMOS邏輯與差分級聯(lián)電壓開關(guān)邏輯
6.3.3CMOS三態(tài)門
6.3.4傳輸門邏輯和差動傳輸管邏輯
6.3.5CMOS動態(tài)邏輯
6.4CMOS觸發(fā)器
6.4.1RS觸發(fā)器
6.4.2D觸發(fā)器
6.4.3CMOS施密特觸發(fā)器
6.5加法器電路
6.5.1全加器和半加器
6.5.2逐位進位加法器
6.5.3進位選擇加法器
6.5.4超前進位加法器
6.6MOS存儲器
6.6.1存儲器概述
6.6.2MASK ROM
6.6.3可擦寫ROM
6.6.4隨機存取存儲器
6.6.5按內(nèi)容尋址存儲器
6.7CMOS集成電路版圖設(shè)計特點
6.7.1抗閂鎖設(shè)計
6.7.2抗靜電設(shè)計
6.8集成電路實現(xiàn)方法
6.8.1全定制設(shè)計方法
6.8.2門陣列設(shè)計方法
6.8.3標準單元設(shè)計方法
6.8.4積木塊設(shè)計方法
6.8.5可編程邏輯器件方法
第7章模擬集成電路設(shè)計
7.1概述
7.2電流鏡
7.2.1基本MOS電流鏡
7.2.2共源共柵電流鏡
7.2.3雙極型電流鏡
7.3基準源
7.3.1電壓基準源
7.3.2電流基準源
7.4CMOS單級放大器
7.4.1共源極放大器
7.4.2共漏極放大器
7.4.3共柵極放大器
7.4.4共源共柵極放大器
7.4.5四種典型結(jié)構(gòu)的特點歸納
7.5雙極型單級放大器
7.5.1共射極放大器
7.5.2共集極放大器
7.5.3共基極放大器
7.6差動放大器
7.6.1差動工作方式
7.6.2基本差動對
7.6.3共模響應(yīng)
7.7放大器的頻率特性
7.7.1密勒效應(yīng)
7.7.2共源極的頻率特性
7.7.3共漏極的頻率特性
7.7.4共柵極的頻率特性
7.7.5共源共柵極的頻率特性
7.7.6差動放大器的頻率特性
7.8噪聲
7.8.1噪聲有關(guān)特性
7.8.2電路中的噪聲計算
7.9運算放大器及頻率補償
7.9.1性能參數(shù)
7.9.2一級運放
7.9.3兩級運放
7.9.4反饋及頻率補償
7.10比較器
7.10.1比較器的特性
7.10.2比較器的類型
7.10.3高速比較器的設(shè)計
7.11開關(guān)電容電路
7.11.1基本開關(guān)電容
7.11.2基本單元
7.11.3開關(guān)電容濾波器
7.12數(shù)據(jù)轉(zhuǎn)換電路
7.12.1數(shù)模轉(zhuǎn)換器
7.12.2模數(shù)轉(zhuǎn)換器
7.13模擬電路的版圖設(shè)計特點
7.13.1晶體管
7.13.2對稱性
7.13.3無源器件
7.13.4噪聲問題
第8章數(shù)字集成電路自動化設(shè)計
8.1數(shù)字集成電路設(shè)計方法學(xué)概述
8.1.1層次化設(shè)計方法
8.1.2電子設(shè)計自動化設(shè)計流程
8.2Verilog硬件描述語言
8.2.1Verilog HDL基礎(chǔ)
8.2.2Verilog HDL門級建模
8.2.3Verilog HDL數(shù)據(jù)流建模
8.2.4Verilog HDL行為級建模
8.2.5Verilog HDL層次式建模
8.3設(shè)計綜合
8.3.1行為綜合
8.3.2邏輯綜合
8.3.3版圖綜合
8.4設(shè)計驗證
8.4.1設(shè)計驗證的基本內(nèi)容
8.4.2功能驗證概述
8.4.3基于模擬的驗證
8.4.4時序驗證概述
第9章集成電路的測試技術(shù)
9.1故障模型
9.1.1固定型故障
9.1.2橋接故障
9.1.3延遲故障
9.1.4IDDQ故障
9.2測試向量生成
9.2.1異或法
9.2.2布爾差分法
9.2.3單路徑敏化法
9.2.4D算法
9.2.5FAN算法
9.3可測性設(shè)計
9.3.1專用可測性設(shè)計技術(shù)
9.3.2掃描測試技術(shù)
9.3.3內(nèi)建自測試技術(shù)
9.3.4邊界掃描技術(shù)
9.4系統(tǒng)芯片的測試結(jié)構(gòu)及標準
9.4.1SoC測試結(jié)構(gòu)
9.4.2內(nèi)核測試標準IEEE 1500
第10章SoC設(shè)計概論
10.1SoC簡介
10.1.1SoC概述
10.1.2SoC結(jié)構(gòu)
10.1.3SoC的技術(shù)特點
10.2SoC設(shè)計方法學(xué)
10.2.1SoC設(shè)計流程
10.2.2基于平臺的SoC設(shè)計方法
10.2.3SoC設(shè)計自動化技術(shù)的發(fā)展
10.3IP核的設(shè)計和復(fù)用
10.3.1IP核的幾種形態(tài)
10.3.2IP核設(shè)計和復(fù)用技術(shù)
10.4SoC/IP驗證技術(shù)
10.4.1SoC驗證的特點
10.4.2SoC驗證方法學(xué)
10.5基于片上網(wǎng)絡(luò)互連的多核SoC
10.5.1MPSoC簡介
10.5.2MPSoC片上通信結(jié)構(gòu)的發(fā)展
10.5.3片上網(wǎng)絡(luò)技術(shù)
10.6SoC技術(shù)的發(fā)展
10.6.1SoC技術(shù)發(fā)展趨勢
10.6.2納米工藝制程中CMOS器件技術(shù)的發(fā)展
10.6.3納米級集成電路材料和工藝設(shè)備的發(fā)展
參考文獻
書單推薦
