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Verilog-HDL實用設(shè)計與工程制作

Verilog-HDL實用設(shè)計與工程制作

定  價:59 元

        

  • 作者:劉衛(wèi)玲,常曉明 著
  • 出版時間:2016/7/1
  • ISBN:9787512421172
  • 出 版 社:北京航空航天大學(xué)出版社
  • 中圖法分類:TP312VH 
  • 頁碼:
  • 紙張:膠版紙
  • 版次:1
  • 開本:16K
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    Verilog-HDL實用設(shè)計與工程制作
  本書從實踐的角度出發(fā),全面介紹硬件描述語言Verilog-HDL,通過與具體電路實驗的結(jié)合,使讀者能夠輕松地掌握Verilog-HDL的語法、結(jié)構(gòu)、功能及簡單應(yīng)用。
  全書共分8章,第1~5章,通過應(yīng)用Verilog-HDL描述的各種邏輯電路實例,詳細(xì)講解該語言的語法結(jié)構(gòu)和FPGA的開發(fā)流程;第6章,介紹硬件開發(fā)應(yīng)具備的條件;第7章,講解數(shù)字電路系統(tǒng)的設(shè)計思路;第8章,通過列舉12個簡單的應(yīng)用實例,詳細(xì)介紹工程應(yīng)用系統(tǒng)的設(shè)計與實現(xiàn)的全過程。書中給出的全部仿真結(jié)果和硬件實現(xiàn)均經(jīng)過驗證。全書的所有Verilog-HDL實例文件可在北京航空航天大學(xué)出版社網(wǎng)站www.buaapress.com.cn的“下載專區(qū)”進行下載。
  本書可作為學(xué)習(xí)數(shù)字設(shè)計的初學(xué)者和工程技術(shù)人員的入門書、工具書和參考資料。
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