第1章 開關(guān)理論基礎(chǔ)
  1.1 硬件技術(shù)概述
  1.2 數(shù)制與編碼
    1.2.1 進(jìn)制與二進(jìn)制
    1.2.2 進(jìn)制間數(shù)值的相互轉(zhuǎn)換
    1.2.3 二-十進(jìn)制碼
    1.2.4 數(shù)的編碼
    1.2.5 其他編碼
  1.3 開關(guān)邏輯理論
    1.3.1 基本邏輯運(yùn)算
    1.3.2 復(fù)合邏輯運(yùn)算
    1.3.3 基本定律和規(guī)則
    1.3.4 邏輯函數(shù)的標(biāo)準(zhǔn)形式
    1.3.5 邏輯函數(shù)的等價(jià)轉(zhuǎn)換
  1.4 小結(jié)
  習(xí)題
第2章 邏輯電路元器件
  2.1 晶體管開關(guān)原理
  2.2 NMOS 邏輯門
  2.3 CMOS 邏輯門
  2.4 晶體管邏輯電路的性質(zhì)
    2.4.1 邏輯電路的等效電阻
    2.4.2 邏輯電路的傳輸特性
    2.4.3 邏輯電路的動(dòng)態(tài)性質(zhì)
    2.4.4 邏輯電路的功耗性質(zhì)
    2.4.5 邏輯電路的負(fù)載特性
  2.5 緩沖器、傳輸門和三態(tài)門
  2.6 正邏輯與負(fù)邏輯
  2.7 7400系列標(biāo)準(zhǔn)芯片
  2.8 可編程邏輯器件
    2.8.1 可編程邏輯陣列（PLA）
    2.8.2 可編程陣列邏輯 （PAL）
    2.8.3 陣列的編程
    2.8.4 復(fù)雜可編程邏輯器件（CPLD）
    2.8.5 可編程邏輯器件（PLD）的實(shí)現(xiàn)
    2.8.6 現(xiàn)場(chǎng)可編程門陣列（FPGA）
    2.8.7 現(xiàn)場(chǎng)可編程門陣列（FPGA）的實(shí)現(xiàn)
  2.9 定制芯片、標(biāo)準(zhǔn)單元和門陣列
  2.10 小結(jié)
  習(xí)題
第3章 邏輯函數(shù)優(yōu)化
  3.1 公式法化簡(jiǎn)
  3.2 卡諾圖法化簡(jiǎn)
    3.2.1 卡諾圖的構(gòu)成
    3.2.2 卡諾圖表示邏輯函數(shù)
    3.2.3 卡諾圖上合并*小項(xiàng)
    3.2.4 卡諾圖化簡(jiǎn)邏輯函數(shù)
    3.2.5 卡諾圖法與公式法
    3.2.6 不完全確定的邏輯函數(shù)及其化簡(jiǎn)
    3.2.7 多輸出邏輯函數(shù)的化簡(jiǎn)
  3.3 列表法化簡(jiǎn)
  3.4 小結(jié)
  習(xí)題
第4章 組合邏輯的分析與設(shè)計(jì)
  4.1 小型組合邏輯的分析
  4.2 小型組合邏輯的設(shè)計(jì)
  4.3 邏輯運(yùn)算元件
    4.3.1 多路選擇器
    4.3.2 編碼器
    4.3.3 譯碼器
    4.3.4 碼型轉(zhuǎn)換器
  4.4 算術(shù)運(yùn)算元件
    4.4.1 加法器
    4.4.2 加/減法器
    4.4.3 比較器
    4.4.4 乘法器
  4.5 中型組合邏輯的分析與設(shè)計(jì)
  4.6 小結(jié)
  習(xí)題
第5章 時(shí)序邏輯元件
  5.1 雙穩(wěn)態(tài)存儲(chǔ)單元
  5.2 鎖存器
    5.2.1 基本RS鎖存器
    5.2.2 門控RS鎖存器
    5.2.3 門控D 鎖存器
  5.3 觸發(fā)器
    5.3.1 主從D 觸發(fā)器
    5.3.2 主從RS觸發(fā)器
    5.3.3 邊沿觸發(fā)的D 觸發(fā)器
    5.3.4 帶清零和置數(shù)信號(hào)的D 觸發(fā)器
    5.3.5 T觸發(fā)器
    5.3.6 JK觸發(fā)器
  5.4 寄存器
    5.4.1 移位寄存器
    5.4.2 雙向移位寄存器
  5.5 計(jì)數(shù)器
    5.5.1 異步計(jì)數(shù)器
    5.5.2 同步計(jì)數(shù)器
    5.5.3 并行置數(shù)計(jì)數(shù)器
    5.5.4 二-十進(jìn)制計(jì)數(shù)器
  5.6 寄存器型計(jì)數(shù)器
    5.6.1 環(huán)形計(jì)數(shù)器
    5.6.2 扭環(huán)形計(jì)數(shù)器
  5.7 小結(jié)
  習(xí)題
第6章 時(shí)序邏輯分析與設(shè)計(jì)
  6.1 同步時(shí)序邏輯的分析
    6.1.1 小型同步時(shí)序邏輯分析實(shí)例
    6.1.2 中型同步時(shí)序邏輯分析
  6.2 時(shí)序邏輯元件的功能變換
  6.3 同步時(shí)序邏輯的設(shè)計(jì)
    6.3.1 小型同步時(shí)序邏輯設(shè)計(jì)實(shí)例
    6.3.2 串行加法器的設(shè)計(jì)
    6.3.3 計(jì)數(shù)器的設(shè)計(jì)
    6.3.4 中型同步時(shí)序邏輯設(shè)計(jì)
    6.3.5 狀態(tài)化簡(jiǎn)
  6.4 異步時(shí)序邏輯的分析
  6.5 小結(jié)
  習(xí)題
第7章 綜合邏輯設(shè)計(jì)
  7.1 算法狀態(tài)機(jī)
  7.2 算術(shù)邏輯單元結(jié)構(gòu)的設(shè)計(jì)
  7.3 總線結(jié)構(gòu)的設(shè)計(jì)
  7.4 存儲(chǔ)部件的設(shè)計(jì)
  7.5 小結(jié)
  習(xí)題
第8章 邏輯設(shè)計(jì)的VHDL語(yǔ)言
  8.1 VHDL入門需掌握的基本知識(shí)
  8.2 命名規(guī)則和注釋
  8.3 對(duì)象及其說(shuō)明、運(yùn)算和賦值
    8.3.1 信號(hào)、變量和常量
    8.3.2 數(shù)據(jù)類型
    8.3.3 信號(hào)、變量和常量的說(shuō)明
    8.3.4 常用運(yùn)算符
    8.3.5 賦值語(yǔ)句
  8.4 if語(yǔ)句、case語(yǔ)句和process語(yǔ)句的使用
    8.4.1 if 語(yǔ)句
    8.4.2 process語(yǔ)句
    8.4.3 case語(yǔ)句
  8.5 設(shè)計(jì)實(shí)體
    8.5.1 實(shí)體（entity）
    8.5.2 結(jié)構(gòu)體（architecture）
  8.6 層次結(jié)構(gòu)設(shè)計(jì)
    8.6.1 component語(yǔ)句和port map語(yǔ)句
    8.6.2 用層次結(jié)構(gòu)設(shè)計(jì)方法設(shè)計(jì)一個(gè)與或門
  8.7 一個(gè)通用寄存器組的設(shè)計(jì)
    8.7.1 設(shè)計(jì)要求
    8.7.2 設(shè)計(jì)方案
    8.7.3 設(shè)計(jì)實(shí)現(xiàn)
  8.8 用VHDL語(yǔ)言設(shè)計(jì)硬件的幾點(diǎn)建議
  8.9 小結(jié)
  習(xí)題
第9章 邏輯設(shè)計(jì)環(huán)境及實(shí)例
  9.1 在Quartus II 9.0中用原理圖實(shí)現(xiàn)的設(shè)計(jì)實(shí)例
    9.1.1 基本門路設(shè)計(jì)
    9.1.2 加法器設(shè)計(jì)
  9.2 在Quartus II 9.0中用VHDL語(yǔ)言的設(shè)計(jì)實(shí)例
    9.2.1 編碼器的設(shè)計(jì)
    9.2.2 譯碼器的設(shè)計(jì)
    9.2.3 寄存器的設(shè)計(jì)
    9.2.4 計(jì)數(shù)器的設(shè)計(jì)
    9.2.5 分頻器的設(shè)計(jì)
  9.3 在Quartus II 9.0中的數(shù)字系統(tǒng)綜合設(shè)計(jì)實(shí)例
    9.3.1 掃描數(shù)碼管顯示
    9.3.2 交通燈控制器的設(shè)計(jì)實(shí)現(xiàn)
  9.4 小結(jié)