ModelSim電子系統(tǒng)分析及仿真（第4版）
定 價(jià)：79 元
叢書名：工程設(shè)計(jì)與分析系列
- 作者：劉志偉
- 出版時(shí)間：2024/4/1
- ISBN：9787121477089
- 出 版 社：電子工業(yè)出版社
- 中圖法分類：TP312
- 頁碼：364
- 紙張：
- 版次：01
- 開本：16開
ModelSim是優(yōu)秀的HDL仿真軟件之一，它能提供友好的仿真環(huán)境，是業(yè)界唯一單內(nèi)核支持VHDL和Verilog混合仿真的仿真器，它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是Window平臺(tái)上FPGA/ASIC設(shè)計(jì)的首選仿真軟件。本書以ModelSim SE 2020.4版軟件為平臺(tái)，由淺入深、循序漸進(jìn)地介紹ModelSim SE 2020.4軟件各部分知識(shí)，包括ModelSim SE 2020.4基礎(chǔ)、菜單命令、庫和工程的建立與管理、Verilog/VHDL文件編譯仿真、采用多種方式分析仿真結(jié)果，以及與多種主流軟件的聯(lián)合仿真等。書中配有大量插圖，并結(jié)合實(shí)例詳細(xì)地講解使用ModelSim仿真的基本知識(shí)和操作的方法技巧，配套資料中有本書實(shí)例操作的視頻講解和全部源代碼。本書適合具有一定HDL基礎(chǔ)的讀者使用，同時(shí)對(duì)相關(guān)領(lǐng)域（如FPGA開發(fā)、測(cè)試等）的專業(yè)技術(shù)人員也有較高的參考價(jià)值，也可作為大中專院校電子類相關(guān)專業(yè)和培訓(xùn)班的教材。
2008.7至今，哈爾濱理工大學(xué)任職教師。主要科研方向?yàn)榧呻娐窋?shù)字前端設(shè)計(jì)、信息安全及加解密芯片的硬件設(shè)計(jì)。主要科研項(xiàng)目經(jīng)歷如下：（1）黑龍江省普通本科高等學(xué)校青年創(chuàng)新人才培養(yǎng)計(jì)劃，可重構(gòu)信息安全芯片低熵掩碼關(guān)鍵技術(shù)研究，排名2/7，設(shè)計(jì)及仿真驗(yàn)證工作；（2）黑龍江省自然科學(xué)基金優(yōu)秀青年項(xiàng)目，基于可重構(gòu)計(jì)算的芯片設(shè)計(jì)及應(yīng)用研究，排名2/7，設(shè)計(jì)及仿真驗(yàn)證工作；（3）國家重點(diǎn)研發(fā)計(jì)劃子課題 "安全算法結(jié)構(gòu)特征及實(shí)現(xiàn)方法研究”，排名3/9，設(shè)計(jì)及仿真驗(yàn)證工作；（4）國家自然基金項(xiàng)目，三角變換快速算法及其粒度可配置可重構(gòu)計(jì)算架構(gòu)研究，排名6/10，測(cè)試工作。
目 錄
第1章 概述
1.1 IC設(shè)計(jì)與ModelSim
1.1.1 IC設(shè)計(jì)基本流程
1.1.2 ModelSim概述
1.2 ModelSim應(yīng)用基本流程
1.3 ModelSim基本仿真流程
1.3.1 創(chuàng)建一個(gè)工作庫
1.3.2 編譯設(shè)計(jì)文件
1.3.3 運(yùn)行仿真
1.3.4 查看結(jié)果
1.4 ModelSim工程仿真流程
1.4.1 創(chuàng)建工程及工程庫
1.4.2 創(chuàng)建新文件
1.4.3 加載設(shè)計(jì)文件
1.4.4 編譯源文件
1.4.5 運(yùn)行仿真和查看結(jié)果
1.4.6 工程調(diào)試
第2章 操作界面
2.1 整體界面
2.2 菜單欄
2.2.1 File菜單
2.2.2 Edit菜單
2.2.3 View菜單
2.2.4 Compile菜單
2.2.5 Simulate菜單
2.2.6 Add菜單
2.2.7 Tools菜單
2.2.8 Layout菜單
2.2.9 Bookmarks菜單
2.2.10 Window菜單
2.2.11 Help菜單
2.3 工具欄
2.4 標(biāo)簽區(qū)
2.5 命令窗口
2.6 MDI窗口
2.6.1 源文件窗口
2.6.2 波形窗口
2.6.3 列表窗口
2.6.4 數(shù)據(jù)流窗口
2.6.5 屬性窗口
2.6.6 進(jìn)程窗口
2.6.7 對(duì)象窗口
2.6.8 存儲(chǔ)器窗口
2.6.9 原理圖窗口
2.6.10 觀察窗口
2.6.11 狀態(tài)機(jī)窗口
2.7 界面的設(shè)置
2.7.1 定制用戶界面
2.7.2 設(shè)置界面參數(shù)
第3章 工程和庫
3.1 ModelSim工程
3.1.1 刪除原有工程
3.1.2 開始一個(gè)新工程
3.1.3 工程標(biāo)簽
3.1.4 工程編譯
3.1.5 仿真環(huán)境配置
3.1.6 工程文件組織
3.1.7 工程及文件屬性設(shè)置
實(shí)例3-1 工程文件管理
3.2 ModelSim庫
3.2.1 概述
3.2.2 庫的創(chuàng)建及管理
3.2.3 資源庫管理
3.2.4 導(dǎo)入FPGA的庫
3.2.5 本節(jié)實(shí)例
第4章 ModelSim對(duì)不同語言的仿真
4.1 VHDL仿真
4.1.1 VHDL文件編譯
4.1.2 VHDL設(shè)計(jì)優(yōu)化
4.1.3 VHDL設(shè)計(jì)仿真
4.1.4 還原點(diǎn)和仿真恢復(fù)
4.1.5 TEXTIO的使用
實(shí)例4-1 VHDL設(shè)計(jì)的仿真全過程
4.2 Verilog仿真
4.2.1 Verilog文件編譯
4.2.2 Verilog設(shè)計(jì)優(yōu)化
4.2.3 Verilog設(shè)計(jì)仿真
4.2.4 還原點(diǎn)和仿真恢復(fù)
4.2.5 單元庫
4.2.6 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
4.2.7 編譯命令
實(shí)例4-2 32位浮點(diǎn)乘法器的Verilog仿真過程
4.3 SystemC仿真
4.3.1 概述
4.3.2 SystemC文件的編譯和鏈接
4.3.3 設(shè)計(jì)仿真和調(diào)試
4.3.4 常見錯(cuò)誤
4.4 混合語言仿真
4.4.1 編譯過程與公共設(shè)計(jì)庫
4.4.2 映射數(shù)據(jù)類型
4.4.3 VHDL調(diào)用Verilog
4.4.4 Verilog調(diào)用VHDL
4.4.5 SystemC調(diào)用Verilog
4.4.6 Verilog調(diào)用SystemC
4.4.7 SystemC調(diào)用VHDL
4.4.8 VHDL調(diào)用SystemC
第5章 利用ModelSim進(jìn)行仿真分析
5.1 仿真概述
5.2 WLF文件和虛擬對(duì)象
5.2.1 保存仿真狀態(tài)
5.2.2 Dataset結(jié)構(gòu)
5.2.3 Dataset管理
5.2.4 虛擬對(duì)象
5.3 利用波形編輯器產(chǎn)生激勵(lì)
5.3.1 創(chuàng)建波形
5.3.2 編輯波形
5.3.3 導(dǎo)出激勵(lì)文件并使用
5.4 ModelSim波形分析
5.4.1 波形窗口和列表窗口
5.4.2 時(shí)間標(biāo)記
5.4.3 窗口的縮放
5.4.4 在窗口中搜索
5.4.5 窗口的格式編排
5.4.6 波形和列表的保存
5.4.7 信號(hào)總線
5.4.8 光標(biāo)操作
5.4.9 其他功能
5.4.10 波形比較
5.5 存儲(chǔ)器的查看和操作
5.5.1 存儲(chǔ)器的查看
5.5.2 存儲(chǔ)數(shù)據(jù)的導(dǎo)出
5.5.3 存儲(chǔ)器初始化
5.5.4 存儲(chǔ)器調(diào)試
5.6 數(shù)據(jù)流窗口的使用
5.6.1 概述
5.6.2 設(shè)計(jì)連通性分析
5.6.3 信號(hào)追蹤和查找
5.6.4 設(shè)置和保存打印
5.6.5 本節(jié)實(shí)例
5.7 原理圖窗口的使用
5.8 狀態(tài)機(jī)窗口的使用
5.9 ModelSim的剖析工具
5.9.1 運(yùn)行性能剖析和存儲(chǔ)器剖析
5.9.2 查看性能剖析結(jié)果
5.9.3 查看存儲(chǔ)器剖析報(bào)告
5.9.4 保存結(jié)果
5.10 覆蓋率檢測(cè)
5.10.1 啟用代碼覆蓋
5.10.2 覆蓋率的查看
5.10.3 覆蓋率檢測(cè)的過濾
5.10.4 覆蓋信息報(bào)告
5.11 信號(hào)探測(cè)
5.12 采用JobSpy控制批處理仿真
5.12.1 JobSpy功能與流程
5.12.2 運(yùn)行JobSpy
5.13 綜合實(shí)例
實(shí)例5-1 三分頻時(shí)鐘的分析
實(shí)例5-2 同步FIFO的仿真分析
實(shí)例5-3 基2的SRT除法器仿真分析
第6章 ModelSim的協(xié)同仿真
6.1 ModelSim與Debussy的協(xié)同仿真
6.1.1 Debussy工具介紹
6.1.2 Debussy配置方式
實(shí)例6-1 與Debussy的協(xié)同仿真
6.2 ModelSim與Matlab的協(xié)同仿真
實(shí)例6-2 與Matlab的協(xié)同仿真
實(shí)例6-3 與Simulink的協(xié)同仿真
實(shí)例6-4 使用cosimWizard進(jìn)行協(xié)同仿真
第7章 ModelSim對(duì)不同公司器件的后仿真
7.1 ModelSim對(duì)Intel器件的后仿真
7.1.1 QuartusPrime簡(jiǎn)介
7.1.2 后仿真流程
實(shí)例7-1 直接采用QuartusPrime調(diào)用ModelSim進(jìn)行仿真
實(shí)例7-2 先用QuartusPrime創(chuàng)建工程，再用ModelSim進(jìn)行時(shí)序仿真
7.2 ModelSim對(duì)Xilinx器件的后仿真
7.2.1 VIVADO簡(jiǎn)介
7.2.2 后仿真流程
實(shí)例7-3 用VIVADO對(duì)全加器進(jìn)行時(shí)序仿真
實(shí)例7-4 用VIVADO直接調(diào)用ModelSim進(jìn)行時(shí)序仿真
7.3 ModelSim對(duì)Lattice器件的后仿真
7.3.1 Diamond簡(jiǎn)介
7.3.2 后仿真流程
實(shí)例7-5 用Diamond對(duì)全加器進(jìn)行時(shí)序仿真
實(shí)例7-6 用Diamond完成布局繞線，使用ModelSim進(jìn)行時(shí)序仿真
第8章 ModelSim的文件和腳本
8.1 SDF文件
8.1.1 SDF文件的指定和編譯
8.1.2 VHDL的SDF
8.1.3 Verilog的SDF
8.1.4 SDF文件信息
8.2 VCD文件
8.2.1 創(chuàng)建一個(gè)VCD文件
8.2.2 使用VCD作為激勵(lì)
8.2.3 VCD任務(wù)
8.2.4 端口驅(qū)動(dòng)數(shù)據(jù)
8.3 Tcl和DO文件
8.3.1 Tcl命令
8.3.2 Tcl語法
8.3.3 ModelSim的Tcl時(shí)序命令
8.3.4 宏命令
8.3.5 本節(jié)實(shí)例
8.4 Linux系統(tǒng)下的ModelSim腳本
8.4.1 Linux下的Modelsim配置
8.4.2 Linux下的Modelsim啟動(dòng)及驗(yàn)證腳本
8.4.3 Linux下的驗(yàn)證環(huán)境建立及腳本分析
實(shí)例8-1 Windows下全加器的驗(yàn)證腳本實(shí)例
實(shí)例8-2 Linux下全加器的驗(yàn)證文件結(jié)構(gòu)及腳本實(shí)例
第9章 ModelSim下建立UVM驗(yàn)證環(huán)境
9.1 驗(yàn)證方法學(xué)與UVM
9.2 UVM驗(yàn)證方法學(xué)框架結(jié)構(gòu)
9.3 在ModelSim下運(yùn)行UVM環(huán)境的仿真
9.4 建立UVM環(huán)境運(yùn)行腳本
9.5 VIVADO與ModelSim的聯(lián)合仿真中使用UVM環(huán)境
實(shí)例9-1 使用ModelSim運(yùn)行UVM實(shí)例
實(shí)例9-2 使用VIVADO在ModelSim下建立UVM環(huán)境及仿真
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