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本書從理論教學(xué)和實(shí)際應(yīng)用出發(fā)，結(jié)合現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)的發(fā)展現(xiàn)狀，在系統(tǒng)介紹數(shù)字邏輯電路的分析設(shè)計(jì)的基本理論、基本方法的基礎(chǔ)上，重點(diǎn)介紹了采用Verilog HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn)的方法。本書的主要內(nèi)容包括數(shù)字系統(tǒng)設(shè)計(jì)概述、數(shù)字邏輯基礎(chǔ)、邏輯代數(shù)基礎(chǔ)、邏輯門電路、Verilog HDL語(yǔ)法基礎(chǔ)、組合邏輯電路、觸發(fā)器、時(shí)序邏輯電路、半導(dǎo)體存儲(chǔ)器與可編程邏輯器件、數(shù)/模及模/數(shù)轉(zhuǎn)換器、Vivado集成開發(fā)環(huán)境介紹、Verilog HDL設(shè)計(jì)實(shí)例等，并將Verilog HDL的介紹滲透于數(shù)字邏輯電路的設(shè)計(jì)的各章節(jié)。本書既有數(shù)字邏輯的系統(tǒng)理論，又有Verilog HDL設(shè)計(jì)實(shí)現(xiàn)，在內(nèi)容上由淺入深，實(shí)用性強(qiáng)，既可以作為高等院校通信與電子類、計(jì)算機(jī)類專業(yè)本科生的教材或參考書，也可以作為各類電子系統(tǒng)設(shè)計(jì)科研人員和硬件工程師的參考書。

前言在教學(xué)中能夠?qū)?新的專業(yè)理論和技術(shù)講授給學(xué)生一直都是筆者的愿望，作為一名長(zhǎng)期從事數(shù)字邏輯電路教學(xué)的教師，切身感受到了教材滯后的事實(shí)。在進(jìn)行傳統(tǒng)的數(shù)字邏輯設(shè)計(jì)課程講解后，學(xué)生只能用傳統(tǒng)電路設(shè)計(jì)方法實(shí)現(xiàn)系統(tǒng)，而不會(huì)使用現(xiàn)代的EDA工具和硬件描述語(yǔ)言來(lái)進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)。在電子設(shè)計(jì)大賽、課程設(shè)計(jì)、畢業(yè)設(shè)計(jì)等教學(xué)環(huán)節(jié)又會(huì)涉及硬件描述語(yǔ)言、EDA 和可編程邏輯器件等問(wèn)題，這時(shí)往往需要進(jìn)行額外的教學(xué)或者讓學(xué)生自學(xué)，學(xué)生畢業(yè)后在實(shí)際工作中也經(jīng)常面臨同樣的問(wèn)題。因此，筆者希望編寫一本融合現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法、硬件描述語(yǔ)言、EDA技術(shù)、可編程邏輯器件等內(nèi)容的教材。硬件描述語(yǔ)言是一種用形式化方法來(lái)描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的語(yǔ)言。數(shù)字邏輯電路設(shè)計(jì)者可利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用EDA工具進(jìn)行仿真，再自動(dòng)綜合到門級(jí)電路，*后用ASIC或FPGA實(shí)現(xiàn)其功能。到20世紀(jì)80年代，先后出現(xiàn)了上百種硬件描述語(yǔ)言，*終VHDL 和 Verilog兩種硬件描述語(yǔ)言先后被 IEEE 采納，成為了標(biāo)準(zhǔn)的硬件描述語(yǔ)言。目前，國(guó)內(nèi)有許多關(guān)于硬件描述語(yǔ)言的教材，其中大部分都是用 VHDL 語(yǔ)言來(lái)實(shí)現(xiàn)的。本書選用 Verilog 硬件編程語(yǔ)言有兩方面的原因，一方面是Verilog HDL的使用者眾多；另一方面是 Verilog 與 C 語(yǔ)言有很多的相同點(diǎn)，這給教學(xué)帶來(lái)很大方便。本書以數(shù)字電路系統(tǒng)的設(shè)計(jì)原理為主線，同時(shí)也系統(tǒng)地闡述了采用 Verilog 作為硬件編程語(yǔ)言進(jìn)行 EDA 設(shè)計(jì)的方法，保持了數(shù)字邏輯電路理論的系統(tǒng)性和內(nèi)容的完整性。本書包括數(shù)制與編碼、邏輯代數(shù)基礎(chǔ)、邏輯門電路、組合邏輯電路、觸發(fā)器、時(shí)序邏輯電路等基本內(nèi)容。為了使讀者掌握 EDA 技術(shù)，書中增加了Verilog 語(yǔ)言基礎(chǔ)、可編程邏輯電路等有關(guān)內(nèi)容，同時(shí)以Xilinx公司的 Vivado開發(fā)環(huán)境為例，詳細(xì)說(shuō)明了進(jìn)行 EDA 開發(fā)的流程和編程方法。為了使讀者全面系統(tǒng)地掌握 VerilogHDL 設(shè)計(jì)方法，書中*后兩章介紹了Vivado工程設(shè)計(jì)流程和Verilog HDL的實(shí)例，詳細(xì)說(shuō)明了 EDA 設(shè)計(jì)實(shí)現(xiàn)的全過(guò)程。本書共由12章組成。第1章介紹了數(shù)字系統(tǒng)的基本概念和數(shù)字系統(tǒng)的設(shè)計(jì)方法，并對(duì)電子設(shè)計(jì)自動(dòng)化(EDA）技術(shù)做了簡(jiǎn)要說(shuō)明。第2章介紹了數(shù)制和編碼，不同進(jìn)制的轉(zhuǎn)換方法，數(shù)值型數(shù)據(jù)在計(jì)算機(jī)中的表示方法及常用的幾種編碼。第3章介紹了數(shù)字電路分析和設(shè)計(jì)的數(shù)學(xué)基礎(chǔ)邏輯代數(shù)，介紹了邏輯代數(shù)的基本定理、公式、邏輯函數(shù)及邏輯函數(shù)的化簡(jiǎn)。第4章介紹了邏輯門電路，講解了基本邏輯門電路的組成、邏輯符號(hào)，以及由基本門電路構(gòu)成的復(fù)合門電路，*后介紹了集成邏輯門電路的工作原理和外部特性。第5章介紹了硬件描述語(yǔ)言 Verilog 的基本概念，語(yǔ)法規(guī)則，模塊結(jié)構(gòu)，并對(duì)結(jié)構(gòu)建模、數(shù)據(jù)流建模、行為建模，函數(shù)和任務(wù)等進(jìn)行了說(shuō)明。第6章詳細(xì)闡述了組合邏輯電路的分析、設(shè)計(jì)方法，對(duì)常用組合邏輯單元電路的功能和應(yīng)用進(jìn)行了說(shuō)明，并且給出了每種單元電路的 Verilog 描述和仿真結(jié)果。第7章詳細(xì)闡述了常用的觸發(fā)器的電路結(jié)構(gòu)與特點(diǎn)、不同觸發(fā)器的轉(zhuǎn)換，并給出了觸發(fā)器電路的 Verilog 描述和仿真結(jié)果。第8章詳細(xì)闡述了時(shí)序邏輯電路的基本理論、分析和設(shè)計(jì)方法，并且給出了運(yùn)用 Verilog HDL 實(shí)現(xiàn)典型單元電路的例子。第9章介紹了半導(dǎo)體存儲(chǔ)器和可編程邏輯器件，存儲(chǔ)器的分類、特點(diǎn)，存儲(chǔ)器的擴(kuò)展，存儲(chǔ)器的Verilog HDL實(shí)現(xiàn)，可編程門陣列 FPGA 的原理與結(jié)構(gòu)，并對(duì)可編程邏輯器件的編程方法進(jìn)行了簡(jiǎn)要說(shuō)明。第10章介紹了D/A、A/D轉(zhuǎn)換器的工作原理和性能指標(biāo)。第11章介紹了Vivado集成開發(fā)環(huán)境，包括Vivado的安裝、Vivado工程設(shè)計(jì)基本流程等方面的內(nèi)容。第12章介紹了Verilog HDL設(shè)計(jì)實(shí)例，包括分頻器、按鍵防抖電路、串行乘法器、串口通信、安全散列算法等實(shí)例。本書由游龍、木昌洪、宋敏、葉炯耀、合作編寫。游龍和木昌洪負(fù)責(zé)第1、2、10章的編寫，木昌洪負(fù)責(zé)第3、4、5、6、7章的編寫，宋敏負(fù)責(zé)第8、9章的編寫，葉炯耀負(fù)責(zé)第11、12章的編寫。另外，博士生侯金成參與第10章的編寫、碩士生王楷元參與第11章的編寫、博士生段威和碩士生楊硯?kù)鲄⑴c第12章的編寫；同時(shí)，博士生周晨希、曹真、侯金成和段威，以及碩士生王楷元、林捷、占煒參與部分章節(jié)的修訂和畫圖工作；段威和楊楊硯?kù)鲄⑴c全書的程序驗(yàn)證、編寫及仿真。書中所有的 Verilog 源代碼都經(jīng)過(guò)調(diào)試。本書從教學(xué)和工程的兩個(gè)方面出發(fā)，努力做到理論嚴(yán)謹(jǐn)、理論和實(shí)踐結(jié)合，將 EDA 工具和Verilog HDL應(yīng)用于數(shù)字邏輯系統(tǒng)設(shè)計(jì)和教學(xué)中，縮短了高校教學(xué)與實(shí)際應(yīng)用的距離，為學(xué)生今后進(jìn)行項(xiàng)目開發(fā)打下良好的基礎(chǔ)。同時(shí)也希望此書能夠?qū)﹄娮庸こ倘藛T和高校相關(guān)專業(yè)師生有所幫助。由于作者水平有限，加之時(shí)間倉(cāng)促，本書可能有疏漏和不足之處，敬請(qǐng)廣大讀者批評(píng)指正。作者的電子郵箱為：lyou@ hust.edu.cn。作者2023年9月

第1章數(shù)字系統(tǒng)設(shè)計(jì)概述/1
1.1數(shù)字系統(tǒng)的基本概念/1
1.1.1模擬量與數(shù)字量/1
1.1.2數(shù)字信號(hào)/1
1.1.3數(shù)字邏輯電路/2
1.1.4數(shù)字系統(tǒng)及層次結(jié)構(gòu)/3
1.2數(shù)字系統(tǒng)的設(shè)計(jì)方法/5
1.2.1常用芯片/5
1.2.2數(shù)字系統(tǒng)的設(shè)計(jì)過(guò)程/6
1.3EDA技術(shù)/9
1.3.1硬件描述語(yǔ)言/9
1.3.2EDA軟件開發(fā)工具/12
1.3.3設(shè)計(jì)開發(fā)流程/13
本章思維導(dǎo)圖/15
習(xí)題/16
第2章數(shù)字邏輯基礎(chǔ)/17
2.1數(shù)制及數(shù)制間的轉(zhuǎn)換/17
2.1.1進(jìn)位計(jì)數(shù)制/17
2.1.2常用數(shù)制/18
2.1.3常用數(shù)制間的轉(zhuǎn)換/19
2.2二進(jìn)制數(shù)的運(yùn)算/21
2.2.1算術(shù)運(yùn)算/21
2.2.2關(guān)系運(yùn)算/23
2.2.3邏輯運(yùn)算/23
2.3數(shù)值型數(shù)據(jù)在計(jì)算機(jī)中的表示方式/23
2.3.1無(wú)符號(hào)數(shù)/23
2.3.2有符號(hào)數(shù)/24
2.3.3原碼、反碼和補(bǔ)碼/24
2.4常用的幾種編碼/26
2.4.1BCD碼/26
2.4.2可靠性編碼/27
2.4.3字符編碼/30
本章思維導(dǎo)圖/31
習(xí)題/32
第3章邏輯代數(shù)基礎(chǔ)/34
3.1邏輯代數(shù)的基本概念/34
3.1.1基本邏輯運(yùn)算/34
3.1.2復(fù)合邏輯運(yùn)算/38
3.1.3邏輯函數(shù)/40
3.1.4邏輯函數(shù)的表示方法/43
3.2邏輯代數(shù)的基本公理、定理和規(guī)則/46
3.2.1邏輯代數(shù)的基本公理/46
3.2.2邏輯代數(shù)的基本定理/47
3.2.3三個(gè)重要規(guī)則/48
3.2.4邏輯函數(shù)的基本形式/49
3.2.5邏輯函數(shù)的表達(dá)式的標(biāo)準(zhǔn)形式/49
3.3邏輯函數(shù)的化簡(jiǎn)/54
3.3.1代數(shù)化簡(jiǎn)法/55
3.3.2卡諾圖化簡(jiǎn)法/56
本章思維導(dǎo)圖/63
習(xí)題/64
第4章邏輯門電路/66
4.1概述/66
4.1.1數(shù)字集成電路的分類/66
4.1.2邏輯電平/67
4.1.3正邏輯與負(fù)邏輯/67
4.2半導(dǎo)體二極管和三極管的開關(guān)特性/67
4.2.1半導(dǎo)體二極管的開關(guān)特性/68
4.2.2雙極型三極管的開關(guān)特性/70
4.3邏輯門電路/73
4.3.1基本邏輯門電路/74
4.3.2TTL集成邏輯門電路/76
4.3.3CMOS門電路/86
本章思維導(dǎo)圖/93
習(xí)題/94
第5章Verilog HDL語(yǔ)法基礎(chǔ)/96
5.1Verilog的基本概念/96
5.1.1硬件描述語(yǔ)言HDL/96
5.1.2Verilog HDL簡(jiǎn)介/96
5.1.3數(shù)字電路的設(shè)計(jì)方法/97
5.1.4設(shè)計(jì)方法學(xué)/98
5.1.5Verilog HDL模塊的基本概念/98
5.1.6Verilog HDL模塊的測(cè)試/101
5.2模塊的結(jié)構(gòu)/103
5.2.1模塊的端口定義/103
5.2.2模塊內(nèi)容/104
5.2.3理解要點(diǎn)/108
5.3Verilog HDL基本語(yǔ)法/109
5.3.1標(biāo)識(shí)符/109
5.3.2注釋/110
5.3.3格式/110
5.3.4常量/111
5.3.5變量/115
5.3.6運(yùn)算符、表達(dá)式和語(yǔ)句/117
5.4結(jié)構(gòu)建模/125
5.4.1模塊定義結(jié)構(gòu)/125
5.4.2模塊端口/125
5.4.3實(shí)例化語(yǔ)句/126
5.5數(shù)據(jù)流建模/129
5.5.1連續(xù)賦值語(yǔ)句/129
5.5.2阻塞賦值語(yǔ)句/129
5.5.3數(shù)據(jù)流建模具體實(shí)例/130
5.6行為建模/130
5.6.1簡(jiǎn)介/130
5.6.2順序語(yǔ)句塊/130
5.6.3過(guò)程賦值語(yǔ)句/131
5.6.4行為建模具體實(shí)例/133
5.7其他方面/134
5.7.1任務(wù)和函數(shù)的使用/134
5.7.2編譯預(yù)處理命令/136
本章思維導(dǎo)圖/139
習(xí)題/140
第6章組合邏輯電路/142
6.1概述/142
6.2組合邏輯電路的分析/143
6.2.1組合邏輯電路的分析方法/143
6.2.2組合邏輯電路的分析舉例/144
6.3組合邏輯電路的手工設(shè)計(jì)/146
6.3.1手工設(shè)計(jì)方法步驟/147
6.3.2設(shè)計(jì)舉例/147
6.4組合邏輯電路的自動(dòng)設(shè)計(jì)方法/150
6.4.1概述/150
6.4.2設(shè)計(jì)舉例/150
6.5常用組合邏輯電路及其設(shè)計(jì)方法/153
6.5.1算術(shù)運(yùn)算電路/153
6.5.2編碼器/158
6.5.3譯碼器/167
6.5.4數(shù)據(jù)選擇器/179
6.5.5數(shù)值比較器/187
6.5.6奇偶校驗(yàn)器/191
6.6組合邏輯電路的競(jìng)爭(zhēng)與險(xiǎn)象/195
6.6.1競(jìng)爭(zhēng)與險(xiǎn)象的概念和分類/196
6.6.2電路中的險(xiǎn)象判別/197
6.6.3險(xiǎn)象的消除和減弱/198
本章思維導(dǎo)圖/200
習(xí)題/200
第7章觸發(fā)器/203
7.1觸發(fā)器的特點(diǎn)與分類/203
7.2基本RS觸發(fā)器/203
7.2.1由與非門構(gòu)成的基本RS觸發(fā)器/204
7.2.2由或非門構(gòu)成的基本RS觸發(fā)器/206
7.2.3基本RS觸發(fā)器的HDL設(shè)計(jì)/207
7.2.4基本RS觸發(fā)器的特點(diǎn)小結(jié)/209
7.3鐘控觸發(fā)器/209
7.3.1鐘控RS觸發(fā)器/209
7.3.2鐘控D觸發(fā)器/212
7.3.3鐘控JK觸發(fā)器/213
7.3.4鐘控T觸發(fā)器/216
7.3.5鐘控T觸發(fā)器/218
7.4集成觸發(fā)器/219
7.4.1主從JK觸發(fā)器/219
7.4.2邊沿JK觸發(fā)器/222
7.4.3維持阻塞D觸發(fā)器/225
7.5觸發(fā)器之間的轉(zhuǎn)換/230
7.5.1JK觸發(fā)器轉(zhuǎn)換為其他類型的觸發(fā)器/230
7.5.2D觸發(fā)器轉(zhuǎn)換為其他類型的觸發(fā)器/232
本章思維導(dǎo)圖/234
習(xí)題/234
第8章時(shí)序邏輯電路/237
8.1概述/237
8.1.1時(shí)序邏輯電路的描述方法/237
8.1.2時(shí)序邏輯電路的分類/238
8.2時(shí)序邏輯電路的分析方法/239
8.2.1具體分析方法/239
8.2.2分析舉例/239
8.3時(shí)序邏輯電路設(shè)計(jì)方法/243
8.3.1同步時(shí)序邏輯電路的傳統(tǒng)設(shè)計(jì)方法/243
8.3.2異步時(shí)序邏輯電路的傳統(tǒng)設(shè)計(jì)方法/254
8.3.3基于有限狀態(tài)機(jī)的Verilog HDL時(shí)序電路設(shè)計(jì)/257
8.4常用的時(shí)序邏輯電路寄存器及其應(yīng)用/270
8.4.1寄存器/270
8.4.2數(shù)據(jù)鎖存器/272
8.4.3移位寄存器(移存器)/273
8.5常用的時(shí)序電路計(jì)數(shù)器及其應(yīng)用/279
8.5.1同步計(jì)數(shù)器/280
8.5.2異步計(jì)數(shù)器/284
8.5.3集成計(jì)數(shù)器/291
8.5.4反饋復(fù)位法與預(yù)置法/297
8.6基于Verilog HDL的常用時(shí)序邏輯電路設(shè)計(jì)/300
8.6.1數(shù)碼寄存器的設(shè)計(jì)/300
8.6.2移位寄存器的設(shè)計(jì)/302
8.6.3計(jì)數(shù)器的設(shè)計(jì)/303
8.6.4順序脈沖發(fā)生器的設(shè)計(jì)/310
8.6.5序列信號(hào)發(fā)生器的設(shè)計(jì)/311
8.6.6序列信號(hào)檢測(cè)器的設(shè)計(jì)/313
8.6.7綜合舉例/313
本章思維導(dǎo)圖/316
習(xí)題/317
第9章半導(dǎo)體存儲(chǔ)器與可編程邏輯器件/319
9.1概述/319
9.1.1程序邏輯電路的結(jié)構(gòu)及特點(diǎn)/319
9.1.2半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)/320
9.1.3半導(dǎo)體存儲(chǔ)器的分類/323
9.2隨機(jī)存儲(chǔ)器/325
9.2.1靜態(tài)隨機(jī)存儲(chǔ)器SRAM/325
9.2.2動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM/326
9.2.3RAM典型芯片/328
9.2.4RAM芯片擴(kuò)展/331
9.3只讀存儲(chǔ)器ROM/334
9.3.1ROM的結(jié)構(gòu)/334
9.3.2ROM的應(yīng)用/337
9.4基于Verilog HDL的存儲(chǔ)器設(shè)計(jì)/341
9.4.1RAM的HDL設(shè)計(jì)/341
9.4.2ROM的HDL設(shè)計(jì)/342
9.5基于PLD的數(shù)字系統(tǒng)設(shè)計(jì)/344
9.5.1PLD概述/344
9.5.2四類低密度PLD器件/346
9.5.3復(fù)雜可編程邏輯器件/352
9.5.4現(xiàn)場(chǎng)可編程門陣列/356
9.5.5基于PLD的設(shè)計(jì)方法/364
9.5.6基于PLD的設(shè)計(jì)流程/365
本章思維導(dǎo)圖/366
習(xí)題/367
第10章D/A、A/D轉(zhuǎn)換器/368
10.1概述/368
10.2D/A轉(zhuǎn)換器/369
10.2.1權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器/369
10.2.2倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器/371
10.2.3權(quán)電流型D/A轉(zhuǎn)換器/372
10.2.4D/A轉(zhuǎn)換器的轉(zhuǎn)換精度與轉(zhuǎn)換速度/374
10.3A/D轉(zhuǎn)換器/375
10.3.1A/D轉(zhuǎn)換的基本原理/375
10.3.2取樣保持電路/377
10.3.3直接A/D轉(zhuǎn)換器/377
10.3.4間接A/D轉(zhuǎn)換器/381
10.3.5A/D轉(zhuǎn)換器的轉(zhuǎn)換精度與轉(zhuǎn)換速度/384
本章思維導(dǎo)圖/385
習(xí)題/386
第11章Vivado集成開發(fā)環(huán)境介紹/388
11.1Vivado安裝流程/388
11.2Vivado工程設(shè)計(jì)基本流程/392
11.2.1創(chuàng)建新工程/392
11.2.2Vivado設(shè)計(jì)主界面及功能/397
11.2.3創(chuàng)建并添加新的設(shè)計(jì)文件/400
11.2.4RTL描述和分析/402
11.2.5設(shè)計(jì)綜合與分析/403
11.2.6設(shè)計(jì)行為級(jí)仿真/405
11.2.7添加約束條件/407
11.2.8生成bit文件并下載到FPGA上/411
本章思維導(dǎo)圖/413
習(xí)題/413
第12章Verilog HDL設(shè)計(jì)實(shí)例/414
12.1分頻器/414
12.1.1偶數(shù)分頻器/414
12.1.2奇數(shù)分頻器/416
12.1.3小數(shù)分頻器/419
12.2按鍵消抖電路/421
12.3串行乘法器/424
12.4串口通信/428
12.4.1UART協(xié)議原理/429
12.4.2接收電路設(shè)計(jì)/429
12.4.3發(fā)送電路設(shè)計(jì)/433
12.4.4數(shù)據(jù)收發(fā)測(cè)試/435
12.5安全散列算法/439
12.5.1SHA256算法原理/439
12.5.2基礎(chǔ)邏輯運(yùn)算電路/441
12.5.3單層循環(huán)電路/443
12.5.4算法頂層電路設(shè)計(jì)/445
12.5.5算法功能測(cè)試驗(yàn)證/448
本章思維導(dǎo)圖/449
習(xí)題/450
參考文獻(xiàn)/451

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