本書主要內容包括可編程邏輯器件介紹、可編程邏輯器件EDA開發(fā)軟件使用、VHDL設計方法、SOPC應用、實驗和綜合設計五大部分。第一部分主要介紹可編程邏輯器件的結構原理、設計流程、常用芯片特點及如何選用；第二部分重點介紹目前國內外常用EDA軟件isp Design EXPERT System、Quartus II、ISE、Vivado、Gowin、TangDynasty、Pango Design Suite的開發(fā)流程及ModelSim仿真應用；第三部分重點講述VHDL語言基礎、基本描述語句及設計實例；第四部分主要介紹DSP Builder和Nios II的應用及實例；第五部分介紹實驗及綜合設計內容。本書可作為高等學校電子信息類、電氣類各專業(yè)的教材，也可作為電子工程設計技術人員的參考書。
張博，太原理工大學副教授，主講數(shù)字電路邏輯設計、CPLD/FPGA應用設計、SoC集成電路設計等課程，參研多項國家級、省部級、橫向項目、�；痦椖俊⑿＝谈捻椖�、教育部產(chǎn)學研合作育人項目，2019年被評為中國研究生電子設計大賽華北賽區(qū)優(yōu)秀指導教師。
第1章 可編程邏輯器件概述
1.1 數(shù)字邏輯電路與ASIC設計
1.1.1 數(shù)字邏輯電路設計方法
1.1.2 ASIC及其設計方法
1.2 PLD概述
1.2.1 PLD的發(fā)展
1.2.2 PLD的分類
1.3 PLD邏輯表示法
1.4 PLD的設計與開發(fā)
1.4.1 PLD的設計流程
1.4.2 PLD的開發(fā)環(huán)境
1.4.3 IP核復用技術
習題1
第2章 大規(guī)�？删幊踢壿嬈骷﨏PLD/FPGA
2.1 CPLD結構與工作原理
2.1.1 Lattice公司的CPLD器件系列
2.1.2 ispLSI 1016的結構
2.1.3 ispLSI系列器件的主要技術特性
2.1.4 ispLSI系列器件的設計與編程
2.2 FPGA內部結構與工作原理
2.3 CPLD/FPGA產(chǎn)品概述
2.3.1 Altera公司產(chǎn)品
2.3.2 Xilinx公司產(chǎn)品
2.3.3 Lattice公司產(chǎn)品
2.3.4 紫光同創(chuàng)產(chǎn)品
2.3.5 安路科技產(chǎn)品
2.3.6 高云半導體產(chǎn)品
2.4 編程與配置
2.4.1 在系統(tǒng)可編程
2.4.2 配置
2.5 CPLD與FPGA的比較和選用
習題2
第3章 常用EDA軟件
3.1 isp Design EXPERT System開發(fā)軟件
3.1.1 新建工程
3.1.2 原理圖源文件輸入
3.1.3 功能和時序仿真
3.1.4 器件適配
3.1.5 器件編程
3.1.6 VHDL源文件輸入方式
3.2 Quartus II開發(fā)軟件
3.2.1 新建工程
3.2.2 原理圖源文件輸入
3.2.3 編譯
3.2.4 仿真驗證
3.2.5 器件編程
3.2.6 VHDL源文件輸入方式
3.2.7 VHDL波形激勵文件仿真
3.3 ISE開發(fā)軟件
3.3.1 ISE概述
3.3.2 新建工程
3.3.3 VHDL源文件輸入
3.3.4 波形仿真
3.3.5 設計實現(xiàn)
3.3.6 下載配置
3.4 Vivado開發(fā)軟件
3.4.1 Vivado概述
3.4.2 新建工程
3.4.3 VHDL源文件輸入
3.4.4 波形仿真
3.4.5 引腳定義
3.4.6 下載配置
3.5 ModelSim仿真軟件
3.5.1 ModelSim與VHDL仿真概述
3.5.2 測試文件
3.6 Gowin云源軟件
3.6.1 新建工程
3.6.2 編輯工程
3.6.3 功能和時序仿真
3.6.4 器件編程
3.7 TangDynasty開發(fā)軟件
3.7.1 新建工程
3.7.2 VHDL源文件輸入
3.7.3 ModelSim仿真
3.7.4 器件編程
3.8 Pango Design Suite軟件
習題3
第4章 VHDL語言基礎
4.1 VHDL的基本組成
4.1.1 參數(shù)部分
4.1.2 實體部分
4.1.3 結構體部分
4.2 VHDL語言要素
4.2.1 文字規(guī)則
4.2.2 數(shù)據(jù)對象
4.2.3 數(shù)據(jù)類型
4.2.4 運算符
4.2.5 屬性
習題4
第5章 VHDL基本描述語句
5.1 順序語句
5.1.1 順序賦值語句
5.1.2 IF語句
5.1.3 CASE語句
5.1.4 LOOP語句
5.1.5 NEXT語句
5.1.6 EXIT語句
5.1.7 WAIT語句
5.1.8 NULL語句
5.2 并行語句
5.2.1 并行信號賦值語句
5.2.2 進程語句
5.2.3 元件例化語句
5.2.4 塊語句
5.2.5 生成語句
習題5
第6章 常用電路的VHDL描述
6.1 組合邏輯電路的VHDL描述
6.1.1 基本門電路
6.1.2 編碼器
6.1.3 譯碼器
6.1.4 數(shù)值比較器
6.1.5 數(shù)據(jù)選擇器
6.1.6 算術運算1
6.1.7 三態(tài)門電路
6.1.8 雙向端口
6.2 時序邏輯電路的VHDL描述
6.2.1 觸發(fā)器
6.2.2 計數(shù)器
6.2.3 移位寄存器
6.2.4 狀態(tài)機
6.3 存儲器的VHDL描述
6.3.1 ROM
6.3.2 RAM
習題6
第7章 宏模塊與IP核應用
7.1 LPM_RAM宏模塊
7.1.1 LPM_RAM宏模塊配置
7.1.2 工程編譯
7.1.3 仿真驗證
7.1.4 查看RTL原理圖
7.1.5 LPM_RAM宏模塊調用
7.2 LPM_ROM宏模塊
7.2.1 建立初始化數(shù)據(jù)文件
7.2.2 LPM_ROM宏模塊配置
7.2.3 仿真驗證
7.2.4 LPM_ROM宏模塊調用
7.3 LPM_PLL宏模塊
7.3.1 LPM_PLL宏模塊配置
7.3.2 LPM_PLL宏模塊調用
7.3.3 仿真驗證
7.4 片內邏輯分析儀
7.4.1 新建片內邏輯分析儀設置文件
7.4.2 引腳鎖定
7.4.3 編程下載
7.4.4 信號采樣
習題7
第8章 DSP Builder應用
8.1 DSP Builder軟件安裝
8.2 DSP Builder設計實例
8.2.1 建立Simulink模型
8.2.2 模型仿真
8.2.3 模型編譯
習題8
第9章 SOPC Builder應用
9.1 簡介
9.2 Nios II處理器綜合設計實例
習題9
第10章 EDA技術實驗
10.1 原理圖輸入方式
10.1.1 實驗1 1位全加器
10.1.2 實驗2 2位十進制計數(shù)器
10.2 VHDL文本輸入方式
10.2.1 實驗3 顯示譯碼器
10.2.2 實驗4 8位加法器
10.2.3 實驗5 3線-8線譯碼器
10.2.4 實驗6 十進制加法計數(shù)器
10.2.5 實驗7 4位十進制計數(shù)顯示器
10.2.6 實驗8 用狀態(tài)機實現(xiàn)序列檢測器
10.3 宏模塊應用
10.3.1 實驗9 基于LPM_ROM的4位乘法器
10.3.2 實驗10 LPM_PLL及片內邏輯分析儀SignalTap II應用
第11章 綜合設計
11.1 移位相加8位硬件乘法器
11.2 秒表
11.3 搶答器
11.4 數(shù)字鐘
11.5 交通燈控制器
11.6 多路彩燈控制器
11.7 基于DDS的信號發(fā)生器
附錄A DE2-115實驗板引腳配置信息
參考文獻
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