第1章 DIGILOGIC-2011實(shí)驗(yàn)箱
1.1 實(shí)驗(yàn)箱的性能特點(diǎn)
1.2 實(shí)驗(yàn)箱的技術(shù)指標(biāo)
1.3 實(shí)驗(yàn)箱介紹
1.3.1 實(shí)驗(yàn)箱的組成
1.3.2 實(shí)驗(yàn)箱及電路板外觀
1.3.3 實(shí)驗(yàn)箱的電路板標(biāo)注
1.3.4 數(shù)碼管電路模塊說明
1.3.5 段式LED顯示驅(qū)動(dòng)板
1.3.6 FPGA擴(kuò)展實(shí)驗(yàn)板設(shè)計(jì)
1.4 實(shí)驗(yàn)箱使用說明

第2章 基于實(shí)驗(yàn)箱的數(shù)字邏輯實(shí)驗(yàn)
2.1 基本門電路
2.1.1 實(shí)驗(yàn)?zāi)康?br>2.1.2 實(shí)驗(yàn)儀器及器件
2.1.3 實(shí)驗(yàn)原理
2.1.4 實(shí)驗(yàn)內(nèi)容
2.1.5 實(shí)驗(yàn)報(bào)告要求
2.2 門電路綜合實(shí)驗(yàn)
2.2.1 實(shí)驗(yàn)?zāi)康?br>2.2.2 實(shí)驗(yàn)儀器及器件
2.2.3 實(shí)驗(yàn)內(nèi)容
2.3 組合邏輯電路
2.3.1 實(shí)驗(yàn)?zāi)康?br>2.3.2 實(shí)驗(yàn)儀器及器件
3.3.3 實(shí)驗(yàn)內(nèi)容
2.3.4 實(shí)驗(yàn)報(bào)告要求
2.4 時(shí)序邏輯電路
2.4.1 實(shí)驗(yàn)?zāi)康?br>2.4.2 實(shí)驗(yàn)儀器及器件
2.4.3 實(shí)驗(yàn)內(nèi)容
2.4.4 實(shí)驗(yàn)報(bào)告要求

第3章 數(shù)字邏輯綜合實(shí)驗(yàn)
3.1 組合邏輯綜合實(shí)驗(yàn)
3.1.1 實(shí)驗(yàn)?zāi)康?br>3.1.2 實(shí)驗(yàn)儀器及器件
3.1.3 實(shí)驗(yàn)內(nèi)容
3.2 時(shí)序邏輯綜合實(shí)驗(yàn)
3.2.1 實(shí)驗(yàn)?zāi)康?br>3.2.2 實(shí)驗(yàn)儀器及器件
3.2.3 實(shí)驗(yàn)內(nèi)容

第4章 數(shù)字邏輯基礎(chǔ)設(shè)計(jì)仿真及驗(yàn)證
4.1 基本門電路
4.1.1 實(shí)驗(yàn)?zāi)康?br>4.1.2 實(shí)驗(yàn)環(huán)境及儀器
4.1.3 實(shí)驗(yàn)內(nèi)容
4.1.3 實(shí)驗(yàn)步驟
4.1.5 實(shí)驗(yàn)報(bào)告要求
4.2 組合邏輯電路
4.2.1 實(shí)驗(yàn)?zāi)康?br>4.2.2 實(shí)驗(yàn)環(huán)境及儀器
4.3.3 實(shí)驗(yàn)內(nèi)容
4.2.4 實(shí)驗(yàn)步驟
4.2.5 實(shí)驗(yàn)報(bào)告要求
4.3 時(shí)序邏輯電路
4.3.1 實(shí)驗(yàn)?zāi)康?br>4.3.2 實(shí)驗(yàn)環(huán)境及儀器
4.3.3 實(shí)驗(yàn)內(nèi)容
4.3.4 實(shí)驗(yàn)步驟
4.3.5 實(shí)驗(yàn)報(bào)告要求

第5章 數(shù)字邏輯綜合設(shè)計(jì)仿真及驗(yàn)證
5.1 基于VerilogHDL的組合邏輯綜合實(shí)驗(yàn)
5.1.1 實(shí)驗(yàn)?zāi)康?br>5.1.2 實(shí)驗(yàn)環(huán)境及儀器
5.1.3 實(shí)驗(yàn)內(nèi)容
5.2 基于VerilogHDL的時(shí)序邏輯綜合實(shí)驗(yàn)
5.2.1 實(shí)驗(yàn)?zāi)康?br>5.2.2 實(shí)驗(yàn)環(huán)境及儀器
5.2.3 實(shí)驗(yàn)內(nèi)容
附錄A ActeIA3P030芯片資料
附錄B 基于ActeIA3P030的FPGA核心板引腳對(duì)應(yīng)表
附錄C FPGA擴(kuò)展實(shí)驗(yàn)板設(shè)計(jì)說明
參考文獻(xiàn)