第1章 可編程器件原理與應(yīng)用概述
1.1 可編程器件的地位與作用
1.1.1 電路的分類與特點(diǎn)
1.1.2 集成電路的發(fā)展與分類
1.1.3 可編程器件的作用與優(yōu)勢
1.2 可編程器件的分類與特點(diǎn)
1.2.1 可編程器件的分類
1.2.2 可編程邏輯器件的發(fā)展與分類
1.2.3 主要可編程器件廠商掃描
1.3 可編程器件的技術(shù)基礎(chǔ)
1.3.1 現(xiàn)場可編程技術(shù)
1.3.2 邊界掃描測試與在系統(tǒng)可配置技術(shù)
1.3.3 嵌入式邏輯分析技術(shù)
1.4 可編程器件的開發(fā)方法
1.4.1 電子設(shè)計(jì)自動(dòng)化的產(chǎn)生與發(fā)展
1.4.2 現(xiàn)代電子設(shè)計(jì)的流程和方法
1.4.3 可編程器件的開發(fā)流程
第2章 可編程模擬（混合）器件概述
2.1 可編程模擬（混合）器件的價(jià)值與作用
2.2 可編程模擬器件的基本原理
2.2.1 可編程模擬器件的組成
2.2.2 可編程模擬器件的分類
2.2.3 可編程模擬器件的設(shè)計(jì)流程
2.3 可編程模擬器件的支撐技術(shù)
2.4 主要可編程模擬器件系列簡介
2.4.1 IMP公司EPAC系列器件
2.4.2 Motorola公司MPAA系列器件
2.4.3 FAS公司TRAC系列器件
2.4.4 Lattice公司ispPAC系列器件
2.4.5 Anadigm公司dpASP系列器件
2.5 主要可編程混合器件系列簡介
2.5.1 SIDSA公司FIPSOC系列器件
2.5.2 Cypress公司PSoC系列器件
2.5.3 Actel公司Fusion系列器件
第3章 Altera可編程邏輯系列器件
3.1 概述
3.2 MAX架構(gòu)及器件系列
3.2.1 概述
3.2.2 MAX 系列器件概述
3.2.3 MAX 系列器件結(jié)構(gòu)
3.2.4 MAX 系列器件配置要點(diǎn)
3.3 MAX Ⅱ系列器件簡介
3.4 FLEX架構(gòu)及器件系列
3.4.1 概述
3.4.2 FLEX K系列器件概述
3.4.3 FLEX K系列器件結(jié)構(gòu)
3.4.4 FLEX K系列器件特性與設(shè)定
3.5 APEX架構(gòu)及器件系列
3.5.1 概述
3.5.2 APEX K系列器件概述
3.5.3 APEX K系列器件結(jié)構(gòu)
3.6 Cyclone架構(gòu)及器件系列簡介
3.6.1 Cyclone器件系列簡介
3.6.2 Cyclone Ⅱ器件系列簡介
3.7 Stratix架構(gòu)及器件系列簡介
3.7.1 Stratix器件系列簡介
3.7.2 Stratix Ⅱ器件系列簡介
3.8 Stratix GX架構(gòu)及器件系列簡介
3.8.1 Stratix GX器件系列簡介
3.8.2 Stratix Ⅱ GX器件系列簡介
第4章 Altera可編程邏輯器件開發(fā)軟件及開發(fā)實(shí)例
4.1 概述
4.2 Quartus Ⅱ軟件及其使用
4.2.1 概述
4.2.2 安裝
4.2.3 設(shè)計(jì)流程
4.2.4 設(shè)計(jì)項(xiàng)目的輸入
4.2.5 設(shè)計(jì)項(xiàng)目的編譯
4.2.6 設(shè)計(jì)項(xiàng)目的仿真驗(yàn)證
4.2.7 時(shí)序分析
4.2.8 器件編程
4.2.9 基于SignalTapⅡ的硬件測試和調(diào)試
4.3 開發(fā)應(yīng)用綜合實(shí)例
4.3.1 簡易頻率計(jì)
4.3.2 八音電子琴
4.3.3 簡易樂曲自動(dòng)演奏器
第5章 Lattice新型可編程邏輯器件
5.1 概述
5.2 CPLD器件系列簡介
5.3 FPGA器件系列簡介
5.4 FPSC器件系列簡介
5.5 關(guān)鍵技術(shù)及其原理簡介
5.5.1 sysIO緩沖器
5.5.2 sysCLOCK電路
5.5.3 ispXP技術(shù)
5.5.4 sysDDR接口電路
5.5.5 sysDSP塊
5.5.6 sysHSI SERDES技術(shù)
5.5.7 ispLeverCORE IP核
第6章 Lattice可編程邏輯器件開發(fā)軟件
6.1 ispLEVER簡介
6.1.1 概述
6.1.2 配置選項(xiàng)
6.1.3 安裝
6.2 項(xiàng)目管理器
6.2.1 基本界面
6.2.2 基本操作
6.3 設(shè)計(jì)流程
6.4 原理圖設(shè)計(jì)描述與輸入
6.4.1 概述
6.4.2 使用原理圖編輯器
6.4.3 使用層次化導(dǎo)引器
6.4.4 使用符號編輯器
6.4.5 使用庫管理器
6.4.6 導(dǎo)入EDIF網(wǎng)表
6.5 HDL設(shè)計(jì)描述與輸入
6.5.1 ABEL-HDL設(shè)計(jì)基礎(chǔ)
6.5.2 HDL測試向量的編制方法
6.5.3 HDL設(shè)計(jì)文件輸入方法
6.6 原理圖與HDL混合描述與輸入
6.6.1 原理圖與HDL混合描述方法
6.6.2 混合描述設(shè)計(jì)實(shí)例
6.7 設(shè)計(jì)編譯/綜合與仿真
6.7.1 設(shè)計(jì)編譯/綜合
6.7.2 設(shè)計(jì)仿真概述
6.7.3 LLS仿真方法
6.7.4 ModelSim仿真
6.7.5 測試向量的圖形化描述方法
6.8 設(shè)計(jì)實(shí)現(xiàn)
6.8.1 基于CPLD/ispXPLD器件的設(shè)計(jì)實(shí)現(xiàn)
6.8.2 基于ispXPGA器件的設(shè)計(jì)實(shí)現(xiàn)
6.8.3 基于FPGA器件的設(shè)計(jì)實(shí)現(xiàn)
6.8.4 設(shè)計(jì)優(yōu)化方法
6.9 設(shè)計(jì)驗(yàn)證
6.9.1 靜態(tài)時(shí)序分析概述
6.9.2 Performance Analyst使用要點(diǎn)
6.10 在系統(tǒng)器件編程
6.10.1 ISP編程的硬件連接
6.10.2 ispVM System簡介
6.10.3 ispVM System使用要點(diǎn)
第7章 硬件描述語言VHDL初步
7.1 概述
7.2 VHDL設(shè)計(jì)文件的基本結(jié)構(gòu)
7.2.1 初識VHDL
7.2.2 實(shí)體和結(jié)構(gòu)體
7.2.3 配置
7.2.4 程序包和庫
7.3 對象、類型和屬性
7.3.1 對象
7.3.2 數(shù)據(jù)類型
7.3.3 VHDL的屬性
7.4 VHDL的功能描述方法
7.4.1 并行描述語句
7.4.2 順序描述語句
7.5 VHDL的結(jié)構(gòu)描述方法
7.6 過程和函數(shù)
7.7 常用單元電路的設(shè)計(jì)實(shí)例
7.7.1 組合電路
7.7.2 時(shí)序電路
參考文獻(xiàn)