第1章數(shù)制與編碼
1．1數(shù)制
1．2數(shù)制轉(zhuǎn)換
1．2．1二進(jìn)制、八進(jìn)制、十六進(jìn)制到十進(jìn)制的轉(zhuǎn)換
1．2．2二進(jìn)制、八進(jìn)制、十六進(jìn)制之間的轉(zhuǎn)換
1．2．3十進(jìn)制到二進(jìn)制、八進(jìn)制、十六進(jìn)制的轉(zhuǎn)換
1．3二進(jìn)制符號數(shù)的表示方法
1．3．1原碼表示法
1．3．2反碼表示法
1．3．3補(bǔ)碼表示法
1．3．4符號數(shù)小結(jié)
1．4二十進(jìn)制編碼(BCD碼)
1．5格雷碼
1．6ASCII符
1．7奇偶檢錯碼和奇偶糾錯碼
1．7．1奇偶檢錯碼
1．7．2奇偶糾錯碼
本章小結(jié)
本章習(xí)題
第2章邏輯代數(shù)基礎(chǔ)
2．1概述
2．1．1事物的二值性
2．1．2布爾代數(shù)
2．2邏輯變量和邏輯函數(shù)
2．2．1基本的邏輯運(yùn)算和邏輯變量
2．2．2邏輯函數(shù)
2．2．3邏輯函數(shù)與邏輯電路的關(guān)系
2．3邏輯代數(shù)的基本運(yùn)算規(guī)律
2．3．1邏輯代數(shù)的基本定律
2．3．23個重要規(guī)則
2．3．3邏輯代數(shù)的基本定理
2．3．4復(fù)合邏輯運(yùn)算和復(fù)合邏輯門
2．4邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式
2．4．1最小項(xiàng)和最大項(xiàng)
2．4．2標(biāo)準(zhǔn)表達(dá)式和真值表
2．5邏輯函數(shù)的代數(shù)化簡法
2．5．1化簡邏輯函數(shù)的意義及化簡方法
2．5．2代數(shù)化簡法
2．6邏輯函數(shù)的卡諾圖化簡法
2．6．1卡諾圖(K圖)
2．6．2最小項(xiàng)的合并規(guī)律
2．6．3用卡諾圖化簡邏輯函數(shù)
2．6．4多輸出邏輯函數(shù)的卡諾圖化簡法
2．7非完全描述邏輯函數(shù)
2．7．1非完全描述邏輯函數(shù)概述
2．7．2利用無關(guān)項(xiàng)化簡非完全描述邏輯函數(shù)
2．8邏輯函數(shù)的描述
2．8．1邏輯函數(shù)的描述方法
2．8．2邏輯函數(shù)描述方法之間的轉(zhuǎn)換
*2．9邏輯函數(shù)的QM表格化簡法
2．9．1蘊(yùn)含項(xiàng)，主蘊(yùn)含項(xiàng)，本質(zhì)蘊(yùn)含項(xiàng)
2．9．2QM化簡法推演過程
2．9．3覆蓋過程
2．9．4非完全描述邏輯函數(shù)的QM化簡法
本章小結(jié)
本章習(xí)題
第3章邏輯門電路
3．1門電路的主要參數(shù)
3．1．1靜態(tài)參數(shù)
3．1．2動態(tài)參數(shù)
3．2二極管門電路
3．2．1二極管的開關(guān)作用
3．2．2二極管與門
3．2．3二極管或門
3．3TTL門電路
3．3．1三極管的開關(guān)特性
3．3．2TTL反相器的電路結(jié)構(gòu)和工作原理
3．3．3TTL反相器的靜態(tài)特性
3．3．4TTL反相器的動態(tài)特性
3．3．5其他邏輯的TTL門電路
3．3．6其他類型的TTL門電路
3．3．7TTL集成門電路系列
3．4CMOS門電路
3．4．1MOS管的開關(guān)特性
3．4．2CMOS反相器的電路結(jié)構(gòu)和工作原理
3．4．3CMOS反相器的靜態(tài)特性
3．4．4CMOS反相器的動態(tài)特性
3．4．5其他邏輯的CMOS門電路
3．4．6其他類型的CMOS門電路
3．4．7CMOS集成門電路系列
3．5TTL與CMOS電路的級聯(lián)
3．5．1TTL電路驅(qū)動CMOS電路
3．5．2CMOS電路驅(qū)動TTL電路
本章小結(jié)
本章習(xí)題
第4章組合邏輯電路
4．1概述
4．1．1組合邏輯電路的結(jié)構(gòu)特點(diǎn)
4．1．2組合邏輯電路的功能特點(diǎn)
4．2常用數(shù)字集成組合邏輯電路
4．2．1編碼器
4．2．2譯碼器
4．2．3加法器
4．2．4數(shù)值比較器
4．2．5多路選擇器和多路分配器
4．3組合電路邏輯分析
4．3．1組合電路邏輯分析步驟
4．3．2組合電路邏輯分析實(shí)例
4．4組合電路邏輯設(shè)計(jì)
4．4．1用小規(guī)模集成電路(SSI)實(shí)現(xiàn)邏輯函數(shù)
4．4．2用中規(guī)模集成電路(MSI)實(shí)現(xiàn)邏輯函數(shù)
4．4．3一般設(shè)計(jì)步驟和設(shè)計(jì)舉例
4．5組合邏輯電路中的競爭與冒險現(xiàn)象
4．5．1競爭與冒險現(xiàn)象的起因和分類
4．5．2競爭與冒險現(xiàn)象的識別
4．5．3消除冒險現(xiàn)象的方法
4．5．4動態(tài)冒險現(xiàn)象
本章小結(jié)
本章習(xí)題
第5章鎖存器與觸發(fā)器
5．1基本RS鎖存器
5．1．1電路結(jié)構(gòu)
5．1．2功能分析
5．1．3功能描述
5．1．4集成基本RS鎖存器
*5．1．5防抖動開關(guān)
5．1．6基本RS鎖存器存在的問題
5．2門控RS鎖存器
5．2．1電路結(jié)構(gòu)
5．2．2功能分析
5．2．3功能描述
5．2．4門控RS鎖存器的特點(diǎn)
5．3D鎖存器
5．3．1電路結(jié)構(gòu)
5．3．2功能分析
5．3．3D鎖存器功能描述
5．3．4集成D鎖存器
5．4主從式RS觸發(fā)器
5．4．1電路結(jié)構(gòu)
5．4．2功能分析
5．4．3功能描述
5．5TTL主從式JK觸發(fā)器
5．5．1電路結(jié)構(gòu)
5．5．2功能分析
5．5．3功能描述
5．6TTL維持阻塞式D觸發(fā)器
5．6．1電路結(jié)構(gòu)
5．6．2功能分析
5．6．3功能描述
5．6．4集成維持阻塞式D觸發(fā)器
5．7CMOS鎖存器與觸發(fā)器
5．7．1CMOS鎖存器
5．7．2CMOS觸發(fā)器
5．8T觸發(fā)器和T′觸發(fā)器
5．8．1T觸發(fā)器
5．8．2T′觸發(fā)器
5．9觸發(fā)器的功能轉(zhuǎn)換
5．9．1狀態(tài)方程法
5．9．2驅(qū)動表法
5．10觸發(fā)器的動態(tài)參數(shù)
本章小結(jié)
本章習(xí)題
第6章常用時序電路組件
6．1寄存器
6．1．1鎖存器組成的寄存器
6．1．2觸發(fā)器組成的寄存器
6．2異步計(jì)數(shù)器
6．2．1異步二進(jìn)制加法計(jì)數(shù)器
6．2．2脈沖反饋復(fù)位(置位)式任意模M異步加法計(jì)數(shù)器
6．2．3異步二進(jìn)制減法計(jì)數(shù)器
6．2．4可逆異步二進(jìn)制計(jì)數(shù)器
6．2．5n位異步二進(jìn)制計(jì)數(shù)器小結(jié)
6．3同步二進(jìn)制計(jì)數(shù)器
6．4集成計(jì)數(shù)器
6．4．1異步2510計(jì)數(shù)器74LS290
6．4．2同步二進(jìn)制計(jì)數(shù)器74LS161/74LS163
6．4．3其他集成計(jì)數(shù)器
6．5移位寄存器
6．5．1移位寄存器簡介
6．5．2移位寄存器的應(yīng)用
6．5．3多功能移位寄存器74LS194
6．5．4其他集成移存器
本章小結(jié)
本章習(xí)題
第7章時序邏輯電路
7．1概述
7．1．1同步時序電路的特點(diǎn)與結(jié)構(gòu)
7．1．2同步時序電路的別名——同步狀態(tài)機(jī)
7．1．3同步時序電路的描述方法
7．2同步時序邏輯電路——狀態(tài)機(jī)的分析
7．2．1同步時序電路的分析步驟
7．2．2同步時序電路分析實(shí)例
7．3同步時序邏輯電路——狀態(tài)機(jī)的設(shè)計(jì)
7．3．1原始狀態(tài)圖(表)的建立——邏輯抽象
7．3．2狀態(tài)化簡
7．3．3狀態(tài)分配
7．3．4觸發(fā)器類型的選擇
7．3．5邏輯方程組的獲取
7．4實(shí)用時序邏輯電路的分析與設(shè)計(jì)
7．4．1同步計(jì)數(shù)器和同步分頻器
7．4．2移存型計(jì)數(shù)器
7．4．3同步序列信號發(fā)生器
7．4．4阻塞反饋式異步計(jì)數(shù)/分頻器
本章小結(jié)
本章習(xí)題
第8章脈沖信號的產(chǎn)生和整形
8．1概述
8．2連續(xù)矩形脈沖產(chǎn)生電路
8．2．1環(huán)形振蕩器
8．2．2對稱式多諧振蕩器
8．2．3石英晶體多諧振蕩器
8．3單穩(wěn)態(tài)觸發(fā)器
8．3．1由門電路組成的單穩(wěn)態(tài)觸發(fā)器
8．3．2集成單穩(wěn)態(tài)觸發(fā)器
8．3．3單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
8．4施密特觸發(fā)器
8．4．1由門電路組成的施密特觸發(fā)器
8．4．2集成施密特觸發(fā)器
8．4．3施密特觸發(fā)器的應(yīng)用
8．5555定時器
8．5．1555定時器的電路結(jié)構(gòu)與功能
8．5．2555定時器的應(yīng)用
本章小結(jié)
本章習(xí)題
第9章數(shù)模轉(zhuǎn)換與模數(shù)轉(zhuǎn)換
9．1數(shù)模轉(zhuǎn)換器
9．1．1權(quán)電阻型DAC
9．1．2R2R T形電阻網(wǎng)絡(luò)DAC
9．1．3倒T形電阻網(wǎng)絡(luò)DAC
9．1．4DAC中的電子開關(guān)
9．1．5單片集成DAC AD7520及其用法
9．1．6DAC的主要參數(shù)
9．1．7DAC的應(yīng)用
9．2模數(shù)轉(zhuǎn)換器
9．2．1采樣保持
9．2．2量化與編碼
9．2．3并行比較式ADC
9．2．4計(jì)數(shù)式ADC
9．2．5逐次比較式ADC
9．2．6雙積分式ADC
9．2．7集成ADC舉例
9．2．8ADC的參數(shù)
本章小結(jié)
本章習(xí)題
第10章存儲器及可編程器件概述
10．1只讀存儲器ROM
10．1．1ROM的結(jié)構(gòu)與原理
10．1．2用ROM實(shí)現(xiàn)邏輯函數(shù)
10．1．3現(xiàn)代ROM的行列譯碼結(jié)構(gòu)
10．1．4PROM、EPROM、EEPROM
10．1．5現(xiàn)代ROM的內(nèi)部結(jié)構(gòu)及ROM的擴(kuò)展
10．2隨機(jī)存取存儲器RAM
10．2．1概述
10．2．2靜態(tài)隨機(jī)存取存儲器SRAM
10．2．3動態(tài)隨機(jī)存取存儲器DRAM
10．2．4用RAM實(shí)現(xiàn)邏輯函數(shù)
10．3可編程邏輯器件PLD
10．3．1可編程邏輯陣列PLA
10．3．2可編程邏輯器件PAL、GAL
10．3．3復(fù)雜可編程邏輯器件CPLD
10．3．4現(xiàn)場可編程門陣列FPGA簡介
本章小結(jié)
本章習(xí)題
第11章ASM圖與系統(tǒng)設(shè)計(jì)
11．1寄存器傳輸級
11．2算法狀態(tài)機(jī)
11．2．1ASM圖
11．2．2ASM圖舉例
11．3交通燈控制器的設(shè)計(jì)
11．3．1系統(tǒng)分析
11．3．2系統(tǒng)構(gòu)成
11．3．3交通燈控制系統(tǒng)的ASM圖
11．3．4控制器的設(shè)計(jì)
11．3．5定時器及組合模塊的設(shè)計(jì)
11．3．6交通燈控制器系統(tǒng)的實(shí)現(xiàn)
11．4數(shù)字乘法器的設(shè)計(jì)
11．4．1系統(tǒng)分析
11．4．2總體方案
11．4．3ASM圖
11．4．4控制器的設(shè)計(jì)
11．4．5寄存器及組合模塊的設(shè)計(jì)
11．4．6數(shù)字乘法器的實(shí)現(xiàn)
本章小結(jié)
本章習(xí)題
參考文獻(xiàn)
附錄基本邏輯單元符號對照表
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