第1章 EDA技術(shù)概述 1
1.1 EDA技術(shù)及其發(fā)展 1
1.2 Top-down設(shè)計(jì)與IP核復(fù)用 4
1.2.1 Top-down設(shè)計(jì) 4
1.2.2 Bottom-up設(shè)計(jì) 4
1.2.3 IP復(fù)用技術(shù)與SoC 5
1.3 數(shù)字系統(tǒng)設(shè)計(jì)的流程 6
1.3.1 設(shè)計(jì)輸入 7
1.3.2 綜合 7
1.3.3 布局布線 8
1.3.4 時(shí)序分析與時(shí)序約束 8
1.3.5 功能仿真與時(shí)序仿真 8
1.3.6 編程與配置 9
1.4 常用的EDA工具軟件 9
1.5 EDA技術(shù)的發(fā)展趨勢(shì) 13
習(xí)題1 14
第2章 FPGA/CPLD器件 15
2.1 PLD器件概述 15
2.1.1 PLD器件的發(fā)展歷程 15
2.1.2 PLD器件的分類 16
2.2 PLD的原理與結(jié)構(gòu) 18
2.2.1 PLD器件的結(jié)構(gòu) 18
2.2.2 PLD電路的表示方法 18
2.3 低密度PLD的原理與結(jié)構(gòu) 20
2.4 CPLD的原理與結(jié)構(gòu) 24
2.4.1 宏單元結(jié)構(gòu) 24
2.4.2 典型CPLD的結(jié)構(gòu) 25
2.5 FPGA的原理與結(jié)構(gòu) 28
2.5.1 查找表結(jié)構(gòu) 28
2.5.2 典型FPGA的結(jié)構(gòu) 30
2.5.3 Cyclone IV器件結(jié)構(gòu) 33
2.6 FPGA/CPLD的編程元件 36
2.7 邊界掃描測(cè)試技術(shù) 39
2.8 FPGA/CPLD的編程與配置 41
2.8.1 在系統(tǒng)可編程 41
2.8.2 FPGA器件的配置 41
2.8.3 Cyclone IV器件的編程 42
2.9 FPGA/CPLD器件概述 45
2.10 FPGA/CPLD的發(fā)展趨勢(shì) 48
習(xí)題2 48
第3章 Quartus Prime使用指南 49
3.1 Quartus Prime設(shè)計(jì)的流程 49
3.2 Quartus Prime原理圖設(shè)計(jì) 50
3.2.1 半加器原理圖設(shè)計(jì)輸入 50
3.2.2 1位全加器設(shè)計(jì)輸入 54
3.2.3 1位全加器的編譯 56
3.2.4 1位全加器的仿真 58
3.2.5 1位全加器的下載 62
3.3 基于IP核的設(shè)計(jì) 65
3.3.1 模24方向可控計(jì)數(shù)器 66
3.3.2 4×4無符號(hào)數(shù)乘法器 72
3.4 SignalTap II的使用方法 78
3.5 Quartus Prime的優(yōu)化設(shè)置 82
習(xí)題3 85
第4章 Verilog語言初步 89
4.1 Verilog的歷史 89
4.2 Verilog模塊的結(jié)構(gòu) 90
4.3 Verilog組合邏輯設(shè)計(jì) 93
4.4 Verilog時(shí)序邏輯設(shè)計(jì) 95
習(xí)題4 98
第5章 Verilog語言要素 99
5.1 概述 99
5.2 常量 100
5.2.1 整數(shù) 100
5.2.2 實(shí)數(shù) 102
5.2.3 字符串 102
5.3 數(shù)據(jù)類型 103
5.3.1 net型 104
5.3.2 variable型 104
5.4 參數(shù) 106
5.4.1 參數(shù)parameter 106
5.4.2 Verilog-2001中的參數(shù)聲明 106
5.4.3 參數(shù)的傳遞 107
5.4.4 localparam 108
5.5 向量 108
5.6 運(yùn)算符 110
習(xí)題5 115
第6章 Verilog語句語法 116
6.1 過程語句 116
6.1.1 always過程語句 117
6.1.2 initial過程語句 120
6.2 塊語句 121
6.2.1 串行塊begin-end 121
6.2.2 并行塊fork-join 121
6.3 賦值語句 122
6.3.1 持續(xù)賦值與過程賦值 122
6.3.2 阻塞賦值與非阻塞賦值 124
6.4 條件語句 125
6.4.1 if-else語句 125
6.4.2 case語句 127
6.5 循環(huán)語句 131
6.5.1 for語句 131
6.5.2 repeat、while、forever語句 132
6.6 編譯指示語句 134
6.7 任務(wù)與函數(shù) 135
6.7.1 任務(wù) 136
6.7.2 函數(shù) 137
6.8 Verilog-2001語言標(biāo)準(zhǔn) 140
6.8.1 Verilog-2001改進(jìn)和增強(qiáng)的語法結(jié)構(gòu) 140
6.8.2 屬性及PLI接口 149
習(xí)題6 151
第7章 Verilog設(shè)計(jì)的層次與風(fēng)格 152
7.1 Verilog設(shè)計(jì)的層次 152
7.2 門級(jí)結(jié)構(gòu)描述 152
7.2.1 Verilog門元件 153
7.2.2 門級(jí)結(jié)構(gòu)描述 155
7.3 數(shù)據(jù)流描述與行為描述 156
7.4 不同描述風(fēng)格的設(shè)計(jì) 157
7.4.1 半加器設(shè)計(jì) 157
7.4.2 1位全加器設(shè)計(jì) 158
7.4.3 加法器的級(jí)聯(lián) 159
7.5 多層次結(jié)構(gòu)電路的設(shè)計(jì) 160
7.5.1 模塊例化 161
7.5.2 用parameter進(jìn)行參數(shù)傳遞 162
7.5.3 用defparam進(jìn)行參數(shù)重載 163
7.6 Verilog組合電路設(shè)計(jì) 164
7.7 Verilog時(shí)序電路設(shè)計(jì) 168
7.8 三態(tài)邏輯設(shè)計(jì) 174
7.9 鎖相環(huán) 176
習(xí)題7 181
第8章 Verilog有限狀態(tài)機(jī)設(shè)計(jì) 182
8.1 有限狀態(tài)機(jī) 182
8.2 有限狀態(tài)機(jī)的Verilog描述 183
8.2.1 用三個(gè)always塊描述 184
8.2.2 用兩個(gè)過程描述 185
8.2.3 單過程描述方式 186
8.3 狀態(tài)編碼 187
8.3.1 常用的編碼方式 187
8.3.2 狀態(tài)編碼的定義 189
8.3.3 用屬性指定狀態(tài)編碼方式 192
8.4 有限狀態(tài)機(jī)設(shè)計(jì)要點(diǎn) 193
8.4.1 復(fù)位和起始狀態(tài)的選擇 193
8.4.2 多余狀態(tài)的處理 195
8.5 用有限狀態(tài)機(jī)控制流水燈 196
8.5.1 流水燈控制器 196
8.5.2 引腳分配與鎖定 198
8.6 用有限狀態(tài)機(jī)控制A/D采樣 204
習(xí)題8 205
第9章 Verilog驅(qū)動(dòng)常用I/O外設(shè) 207
9.1 4×4矩陣鍵盤 207
9.2 標(biāo)準(zhǔn)PS/2鍵盤 211
9.3 字符液晶 217
9.4 漢字圖形點(diǎn)陣液晶 224
9.5 VGA顯示器 230
9.5.1 VGA顯示原理與時(shí)序 230
9.5.2 VGA彩條信號(hào)發(fā)生器 233
9.5.3 VGA圖像顯示與控制 238
9.6 樂曲演奏電路 244
習(xí)題9 250
第10章 Verilog設(shè)計(jì)進(jìn)階 253
10.1 設(shè)計(jì)的可綜合性 253
10.2 流水線設(shè)計(jì)技術(shù) 255
10.3 時(shí)序約束與時(shí)序分析 259
10.3.1 時(shí)序分析的有關(guān)概念 259
10.3.2 用Timing Analyzer進(jìn)行時(shí)序分析 261
10.4 資源共享 266
10.5 阻塞賦值與非阻塞賦值 268
10.6 加法器設(shè)計(jì) 271
10.6.1 行波進(jìn)位加法器 271
10.6.2 超前進(jìn)位加法器 272
10.6.3 流水線加法器 276
10.7 乘法器設(shè)計(jì) 276
10.7.1 并行乘法器 276
10.7.2 布斯乘法器 277
10.7.3 查找表乘法器 280
10.8 奇數(shù)分頻與小數(shù)分頻 280
10.8.1 奇數(shù)分頻 280
10.8.2 半整數(shù)分頻 281
10.8.3 小數(shù)分頻 282
習(xí)題10 285
第11章 Verilog Test Bench仿真 286
11.1 系統(tǒng)任務(wù)與系統(tǒng)函數(shù) 286
11.2 用戶自定義元件 290
11.2.1 組合電路UDP元件 291
11.2.2 時(shí)序邏輯UDP元件 292
11.3 延時(shí)模型的表示 294
11.3.1 時(shí)間標(biāo)尺定義`timescale 294
11.3.2 延時(shí)的表示與延時(shí)說明塊 295
11.4 Test Bench測(cè)試平臺(tái) 296
11.5 組合和時(shí)序電路的仿真 298
11.6 ModelSim SE使用指南 300
11.6.1 用圖形用戶界面進(jìn)行功能仿真 302
11.6.2 用命令行方式進(jìn)行功能仿真 305
11.6.3 時(shí)序仿真 306
習(xí)題11 308
第12章 Verilog設(shè)計(jì)實(shí)例 309
12.1 脈寬調(diào)制與步進(jìn)電動(dòng)機(jī)驅(qū)動(dòng) 309
12.1.1 PWM信號(hào) 309
12.1.2 用PWM驅(qū)動(dòng)蜂鳴器 310
12.1.3 用PWM驅(qū)動(dòng)步進(jìn)電動(dòng)機(jī) 313
12.2 超聲波測(cè)距 317
12.3 整數(shù)開方運(yùn)算 321
12.4 Cordic算法及實(shí)現(xiàn) 327
12.4.1 Cordic算法及其原理 327
12.4.2 Cordic算法的實(shí)現(xiàn) 329
12.5 UART異步串口通信 337
12.6 I2C總線控制音頻編解碼器 341
12.7 數(shù)字AGC 348
12.7.1 數(shù)字AGC的原理 349
12.7.2 數(shù)字AGC的實(shí)現(xiàn)與仿真 349
習(xí)題12 355
參考文獻(xiàn) 356