基于VHDL的CPLD/FPGA開(kāi)發(fā)與應(yīng)用
定 價(jià)：30 元
叢書(shū)名：可編程邏輯器件快速進(jìn)階叢書(shū)
- 作者：張丕狀，李兆光編著
- 出版時(shí)間：2009/8/1
- ISBN：9787118064025
- 出 版 社：國(guó)防工業(yè)出版社
- 中圖法分類：TP332.1
- 頁(yè)碼：246頁(yè)
- 紙張：膠版紙
- 版次：1
- 開(kāi)本：16K
本書(shū)以Xinlinx公司和Alter公司的CPLD/FPGA開(kāi)發(fā)環(huán)境為基礎(chǔ)，對(duì)VHDL硬件描述語(yǔ)言、CPLD/FPGA開(kāi)發(fā)應(yīng)用及相關(guān)知識(shí)做了系統(tǒng)和完整的介紹，使讀者掌握CPLD/FPGA在電路設(shè)計(jì)中的基本方法及實(shí)用技術(shù)。
第1章 概述
1.1 EDA技術(shù)的發(fā)展概況
1.2 EDA技術(shù)的基本內(nèi)容
1.3 可編程邏輯器件
1.4 軟件開(kāi)發(fā)工具
1.5 硬件描述語(yǔ)言概述
1.6 基于EDA軟件的CPLD/FPGA設(shè)計(jì)流程
1.7 IP核
第2章 可編程邏輯器件
2.1 概述
2.2 簡(jiǎn)單可編程器件
2.2.1 PLD的基本結(jié)構(gòu)
2.2.2 PLD的表示方法
2.2.3 PROM
2.2.4 PLA
2.2.5 PAL
2.2.6 GAL
2.3 CPLD
2.3.1 CPLD的基本結(jié)構(gòu)與工作原理
2.3.2 常用的CPLD器件
2.4 FPGA
2.4.1 查找表
2.4.2 FPGA的基本結(jié)構(gòu)和工作原理
2.4.3 常用的FPGA器件
2.5 CPLD與FPGA的比較
第3章 硬件描述語(yǔ)言VHDL的基本框架介紹
3.1 概述
3.1.1 硬件描述語(yǔ)言的簡(jiǎn)介
3.1.2 VHDL與高級(jí)語(yǔ)言的聯(lián)系與區(qū)別
3.2 VHDL的基本結(jié)構(gòu)
3.2.1 實(shí)體說(shuō)明
3.2.2 結(jié)構(gòu)體(構(gòu)造體)
3.2.3 庫(kù)、程序包及配置
3.3 VHDL語(yǔ)言要素
3.3.1 數(shù)據(jù)對(duì)象
3.3.2 數(shù)據(jù)類型
3.3.3 基本運(yùn)算符
3.3.4 屬性
3.4 VHDL語(yǔ)言的結(jié)構(gòu)體描述方式
3.4.1 行為描述方式
3.4.2 數(shù)據(jù)流描述方式
3.4.3 結(jié)構(gòu)化描述方式
第4章 VI-IDL典型語(yǔ)句
4.1 VHDL順序語(yǔ)句
4.1.1 賦值語(yǔ)句
4.1.2 條件控制語(yǔ)句
4.1.3 循環(huán)語(yǔ)句
4.1.4 其他順序語(yǔ)句
4.2 VHDL并行語(yǔ)句
4.2.1 進(jìn)程語(yǔ)句
4.2.2 并行信號(hào)賦值語(yǔ)句
4.2.3 元件說(shuō)明與元件例化語(yǔ)句
4.2.4 生成語(yǔ)句
4.2.5 塊語(yǔ)句
4.3 子程序
4.3.1 函數(shù)
4.3.2 過(guò)程
4.4 程序包、配置
4.4.1 程序包
4.4.2 配置
第5章 常用數(shù)字邏輯電路與VI-IDL描述方法
5.1 組合邏輯電路的設(shè)計(jì)
5.1.1 加法器
5.1.2 編碼器、譯碼器
5.1.3 多路選擇器、多路分配器
5.1.4 三態(tài)門(mén)及數(shù)據(jù)緩沖器
5.2 時(shí)序邏輯電路
5.2.1 時(shí)鐘信號(hào)與進(jìn)程
5.2.2 觸發(fā)器的描述與置位、復(fù)位方式
5.2.3 寄存器
5.2.4 計(jì)數(shù)器
第6章 可編程器件的開(kāi)發(fā)環(huán)境
第7章 SOPC設(shè)計(jì)入門(mén)
第8章 數(shù)據(jù)采集中的控制器設(shè)計(jì)
參考文獻(xiàn)
書(shū)單推薦
