我于2014年開始著手編寫關(guān)于CMOS集成電路制造工藝、閂鎖效應(yīng)和ESD電路設(shè)計(jì)方面的圖書，歷時(shí)四年有余，在2018年完成了所有內(nèi)容的謀篇布局、收集素材和編寫工作，因?yàn)閮?nèi)容過于龐大，牽扯的知識面太廣，所以后期決定把這一系列的內(nèi)容改編成“CMOS集成電路三部曲”，主要內(nèi)容分別是“CMOS集成電路制造工藝”“CMOS集成電路閂鎖效應(yīng)”和“CMOS集成電路ESD電路設(shè)計(jì)”。2018年8月，第一本書《集成電路制造工藝與工程應(yīng)用》出版，在讀者中獲得了不錯(cuò)的反響。第二本書就是本書——《CMOS集成電路閂鎖效應(yīng)》。第三本書是關(guān)于CMOS集成電路ESD電路設(shè)計(jì)的內(nèi)容，書名和具體的出版時(shí)間還沒有定。
2010年11月，我加入晶門科技有限公司負(fù)責(zé)工藝和閂鎖效應(yīng)等方面的工作，因?yàn)楫?dāng)時(shí)我剛工作兩年多，知識面比較窄，對閂鎖效應(yīng)的認(rèn)知只停留在概念層面，對于實(shí)際芯片閂鎖效應(yīng)的觸發(fā)方式、測試方法、物理機(jī)理和改善方法知之甚少，所以短期內(nèi)提高自己集成電路閂鎖效應(yīng)的知識成為首要任務(wù)。我從那時(shí)開始收集和閱讀一些關(guān)于閂鎖效應(yīng)的論文和書籍，但是當(dāng)時(shí)市面上并沒有實(shí)用性很強(qiáng)的系統(tǒng)介紹閂鎖效應(yīng)的論文和書籍，所以只能從極個(gè)別的論文和書籍中吸取零散的知識。其中，給我印象最深的是R.R.特勞特曼編寫的《CMOS技術(shù)中的閂鎖效應(yīng) 問題及其解決方法》一書，該書在閂鎖效應(yīng)的觸發(fā)方式和改善措施方面總結(jié)得非常好，給了我很大啟發(fā)和幫助，使我受益匪淺。在后期的工作中，我不斷嘗試各種驗(yàn)證閂鎖效應(yīng)的測試電路，以及分析各種芯片閂鎖效應(yīng)失效的案例，并嘗試?yán)�用閂鎖效應(yīng)的基本理論解釋實(shí)際案例。在多年的芯片項(xiàng)目和案例分析中，我對閂鎖效應(yīng)的理論認(rèn)識不斷加深，逐漸形成了一套與實(shí)際應(yīng)用相結(jié)合的閂鎖效應(yīng)理論和分析方法，便有了把這套理論和方法編寫成書的想法。
《CMOS集成電路閂鎖效應(yīng)》的整個(gè)編寫過程不是按目前的成書章節(jié)順序進(jìn)行的，目前的章節(jié)順序是按讀者的閱讀習(xí)慣和介紹閂鎖效應(yīng)的一般邏輯順序進(jìn)行排布的。最初的內(nèi)容大體架構(gòu)可分成四大部分，它們的內(nèi)容和順序如下：
第一部分內(nèi)容包含閂鎖效應(yīng)發(fā)生的背景、寄生雙極型晶體管的理論、閂鎖效應(yīng)的觸發(fā)方式和改善閂鎖效應(yīng)的方法，該部分內(nèi)容是閂鎖效應(yīng)的入門內(nèi)容，即本書的第1章“引言”、第2章“CMOS集成電路寄生雙極型晶體管”、第4章“閂鎖效應(yīng)的物理分析”和第8章“閂鎖效應(yīng)的改善方法”。
第二部分內(nèi)容包含從應(yīng)用層介紹閂鎖效應(yīng)的設(shè)計(jì)規(guī)則并進(jìn)行實(shí)例分析，該部分內(nèi)容是閂鎖效應(yīng)的進(jìn)階內(nèi)容，即本書的第9章“閂鎖效應(yīng)的設(shè)計(jì)規(guī)則”和第10章“閂鎖效應(yīng)的實(shí)例分析”。
第三部分內(nèi)容包含閂鎖效應(yīng)的分析方法、標(biāo)準(zhǔn)及測試方法、利用閂鎖效應(yīng)的定性分析方法分析實(shí)際項(xiàng)目和觸發(fā)閂鎖效應(yīng)的必要條件，該部分內(nèi)容是閂鎖效應(yīng)的高級內(nèi)容，即本書的第3章“閂鎖效應(yīng)的分析方法”、第5章“閂鎖效應(yīng)的業(yè)界標(biāo)準(zhǔn)和測試方法”、第6章“定性分析閂鎖效應(yīng)”和第7章“觸發(fā)閂鎖效應(yīng)的必要條件”。掌握了該部分內(nèi)容的讀者已經(jīng)是閂鎖效應(yīng)的專業(yè)工程人員了。
第四部分內(nèi)容只包含第11章“寄生器件的ESD應(yīng)用”，介紹寄生NPN和PNPN結(jié)構(gòu)在ESD方面的應(yīng)用，這部分內(nèi)容是閂鎖效應(yīng)的擴(kuò)展內(nèi)容，掌握了該部分內(nèi)容的讀者可以把自己的技能向著ESD電路設(shè)計(jì)方向發(fā)展。
在上述的基礎(chǔ)上，《CMOS集成電路閂鎖效應(yīng)》的具體編寫過程如下：
第一部分第一步：編寫第1章的內(nèi)容，這章內(nèi)容有一些來自本人已出版的《集成電路制造工藝與工程應(yīng)用》的第1章。1.1節(jié)介紹閂鎖效應(yīng)出現(xiàn)的背景，目的是引出閂鎖效應(yīng)。該節(jié)內(nèi)容主要介紹集成電路制造工藝是如何從雙極型工藝技術(shù)一步一步發(fā)展到CMOS工藝技術(shù)，首先從雙極型工藝技術(shù)到PMOS工藝技術(shù)，再到NMOS工藝技術(shù)。在功耗方面，雙極型工藝技術(shù)和NMOS工藝技術(shù)都遇到了功耗問題，最后引出低功耗的CMOS工藝技術(shù)，而CMOS工藝技術(shù)中固有的寄生NPN和PNP會相互耦合形成PNPN結(jié)構(gòu)，在一定條件下PNPN結(jié)構(gòu)會被觸發(fā)形成低阻通路，產(chǎn)生大電流和高溫?zé)龤Ъ�成電路�?.2節(jié)介紹閂鎖效應(yīng)的研究概況，包括為了改善集成電路閂鎖效應(yīng)問題的技術(shù)，例如重?fù)诫s外延埋層工藝降低襯底等效電阻，雙阱CMOS可以分別調(diào)節(jié)NW和PW的摻雜濃度降低它們的等效電阻，深溝槽隔離技術(shù)降低寄生雙極型晶體管的放大系數(shù)，倒阱工藝技術(shù)降低生雙極型晶體管的放大系數(shù)和降低襯底等效電阻等。
第一部分第二步：編寫第2章的內(nèi)容，2.1節(jié)是雙極型晶體管原理，主要介紹雙極型晶體管的工作原理，該節(jié)內(nèi)容是閂鎖效應(yīng)物理分析的基礎(chǔ)。2.2節(jié)介紹CMOS集成電路中阱等效電阻和寄生PNPN結(jié)構(gòu)，目的是讓讀者理解CMOS集成電路中寄生PNPN結(jié)構(gòu)是如何形成的，以及理解等效電路架構(gòu)。
第一部分第三步：編寫第4章的內(nèi)容。4.1節(jié)主要介紹閂鎖效應(yīng)的觸發(fā)機(jī)理分類，閂鎖效應(yīng)主要是由于PW或者NW襯底電流在阱等效電阻上形成歐姆壓降導(dǎo)通寄生NPN或者PNP觸發(fā)的。4.2節(jié)主要介紹閂鎖效應(yīng)的觸發(fā)方式，例如輸出或者輸入管腳的浪涌信號引起PN結(jié)導(dǎo)通 、電源管腳的浪涌信號引起擊穿或者穿通、電源上電順序引起的閂鎖效應(yīng) 、場區(qū)寄生MOSFET 、光生電流 和NMOS熱載流子注入等。
第一部分第四步：編寫第8章的內(nèi)容，即閂鎖效應(yīng)的改善方法。避免觸發(fā)CMOS集成電路中寄生PNPN或者NPN結(jié)構(gòu)進(jìn)入低阻閂鎖態(tài)的措施，實(shí)際就是保持它們工作在高阻阻塞態(tài)的安全區(qū)。通常有三種方式實(shí)現(xiàn)這個(gè)目的：第一種是合理的版圖布局設(shè)計(jì)；第二種是抗閂鎖的工藝技術(shù)；第三種是合理的電路設(shè)計(jì)。工程技術(shù)人員可以根據(jù)實(shí)際需求選擇合適的改善閂鎖效應(yīng)的方式。
第二部分第一步：編寫第9章的內(nèi)容。以某集成電路芯片制造企業(yè)0.18μm 1.8V/3.3V CMOS工藝技術(shù)平臺的閂鎖效應(yīng)設(shè)計(jì)規(guī)則為例，通過簡單分析這些設(shè)計(jì)規(guī)則的原理和作用，從而了解實(shí)際工藝中是如何制定閂鎖效應(yīng)設(shè)計(jì)規(guī)則的。閂鎖效應(yīng)設(shè)計(jì)規(guī)則可以分為兩種：一種是針對IO電路（輸入、輸出和輸入/輸出電路）的設(shè)計(jì)規(guī)則，另一種是針對內(nèi)部電路的設(shè)計(jì)規(guī)則。通過簡單介紹這些閂鎖效應(yīng)的設(shè)計(jì)規(guī)則，希望讀者能對設(shè)計(jì)工藝的閂鎖效應(yīng)設(shè)計(jì)規(guī)則有一個(gè)簡單的認(rèn)識。
第二部分第二步：編寫第10章的內(nèi)容。從CMOS工藝集成電路閂鎖效應(yīng)的實(shí)際案例入手，側(cè)重介紹輸出電路18V PMOS與18V NMOS之間的閂鎖效應(yīng)、內(nèi)部電路5V PMOS與5V NMOS之間的閂鎖效應(yīng)、ISO_DNW與40V PMOS之間的閂鎖效應(yīng)等，同時(shí)分析這些案例發(fā)生閂鎖效應(yīng)的物理機(jī)理。希望讀者能對芯片發(fā)生閂鎖效應(yīng)的實(shí)際情況有一個(gè)初步了解，能把理論知識與實(shí)際案例結(jié)合起來。
第三部分第一步：編寫第3章的內(nèi)容。3.1節(jié)介紹如何利用傳輸線脈沖技術(shù)和直流測量技術(shù)研究閂鎖效應(yīng)。傳輸線脈沖技術(shù)是通過TLP測量儀器測量CMOS寄生PNPN結(jié)構(gòu)的I-V曲線，通過I-V曲線研究PNPN結(jié)構(gòu)的特性；直流測量技術(shù)是通過加載直流電壓源，利用電流和電壓測量儀器測量CMOS寄生PNPN結(jié)構(gòu)的I-V曲線，也是通過I-V曲線研究PNPN結(jié)構(gòu)的特性。3.2節(jié)介紹兩種基本閂鎖效應(yīng)，分別是寄生PNPN結(jié)構(gòu)和寄生NPN的I-V曲線的物理分析。
第三部分第二步：編寫第5章的內(nèi)容。在第3章中已經(jīng)介紹了兩種方式可以觸發(fā)CMOS工藝集成電路閂鎖效應(yīng)：第一種是出現(xiàn)瞬態(tài)激勵電壓大于等于Vt1，稱為電壓觸發(fā)；第二種是出現(xiàn)瞬態(tài)激勵電流大于等于自持電流Ih，稱為電流觸發(fā)。閂鎖效應(yīng)的測試方法和條件是依據(jù)這兩種觸發(fā)方式而建立的，閂鎖效應(yīng)的測試方式也分兩種：第一種是電壓激勵測試，稱為電源過電壓測試V-test；第二種是電流激勵測試，稱為過電流測試I-test。還介紹了如何對與無源元件相連的特殊管腳進(jìn)行適當(dāng)?shù)臏y試，以及閂鎖失效判斷和實(shí)際測試的案例。
第三部分第三步：編寫第6章的內(nèi)容。介紹如何利用閂鎖效應(yīng)的業(yè)界標(biāo)準(zhǔn)對某個(gè)特定工藝平臺進(jìn)行分析。希望透過本章內(nèi)容讓讀者對實(shí)際工藝的閂鎖效應(yīng)有進(jìn)一步的了解，并可以以該工藝技術(shù)平臺為基礎(chǔ)，把這種分析方法應(yīng)用到所有的工藝技術(shù)平臺中，從而達(dá)到觸類旁通的效果。
第三部分第四步：編寫第7章的內(nèi)容。要觸發(fā)CMOS工藝集成電路中寄生PNPN結(jié)構(gòu)進(jìn)入低阻閂鎖態(tài)，除了物理?xiàng)l件，例如回路增益βnβp >1、阱等效電阻Rn和Rp足夠大、形成低阻通路等，還要考慮電路偏置條件，例如電源電壓大于自持電壓、瞬態(tài)激勵足夠大和適合的偏置條件等，合適的物理?xiàng)l件，再加上合理的電路偏置條件才能觸發(fā)PNPN結(jié)構(gòu)的閂鎖效應(yīng)。
第四部分：編寫第11章的內(nèi)容。CMOS集成電路中的寄生NPN和寄生PNPN結(jié)構(gòu)的低阻閂鎖態(tài)可以提供低阻通路，通過合理的設(shè)計(jì)可以把寄生NPN和寄生PNPN結(jié)構(gòu)用于ESD電路設(shè)計(jì)。ESD NMOS主要依靠自身寄生NPN提供ESD電流泄放通路，而寄生PNPN結(jié)構(gòu)具有最大單位面積的ESD通路能力。
本書的編寫過程并不是一氣呵成的，編寫期間修修補(bǔ)補(bǔ)，幾經(jīng)波折，數(shù)易書稿，所有的付出都是希望本書的內(nèi)容盡量詳實(shí)和實(shí)用。分享本書的編寫過程給大家，是為了給大家一個(gè)參照，讓大家可以根據(jù)實(shí)際需要去閱讀相關(guān)章節(jié)的內(nèi)容，并能快速讀懂本書。本書旨在向從事半導(dǎo)體行業(yè)的朋友介紹CMOS集成電路閂鎖效應(yīng)，向大家提供一本簡單易懂并能解決實(shí)際工程問題的工具書。


溫德通