第1章　集成電路及版圖設(shè)計(jì)概念、方法與工具 1
1.1　集成電路的制造和設(shè)計(jì)概念 2
1.1.1　集成電路的概念與產(chǎn)品 2
1.1.2　集成電路的制造流程 3
1.1.3　集成電路的設(shè)計(jì)要求 4
1.1.4　集成電路的設(shè)計(jì)流程 5
1.1.5　集成電路設(shè)計(jì)的分類 5
1.2　集成電路版圖設(shè)計(jì)的概念和方法 6
1.3　集成電路版圖設(shè)計(jì)工具 8
1.3.1　集成電路版圖的識(shí)別 8
1.3.2　集成電路版圖分析軟件 9
1.3.3　全定制版圖設(shè)計(jì)軟件 9
1.3.4　標(biāo)準(zhǔn)單元版圖設(shè)計(jì)軟件 9
1.3.5　版圖驗(yàn)證及工具 10
思考與練習(xí)題1 11

第2章　UNIX/Linux操作系統(tǒng)和虛擬機(jī)的使用 12
2.1　集成電路設(shè)計(jì)的環(huán)境 13
2.1.1　工作站與PC 13
2.1.2　UNIX與Linux系統(tǒng) 13
2.2　常用集成電路設(shè)計(jì)系統(tǒng) 15
2.2.1　使用工作站服務(wù)器上的Linux版本軟件 15
2.2.2　使用PC服務(wù)器上的軟件 17
2.3　虛擬機(jī)系統(tǒng) 17
2.3.1　虛擬機(jī)的啟動(dòng)和關(guān)閉 18
2.3.2　PC本機(jī)數(shù)據(jù)和虛擬機(jī)之間的數(shù)據(jù)傳遞 19
2.4　Linux常用命令和編輯工具 22
2.4.1　Linux常用命令 22
2.4.2　文本編輯器 22
思考與練習(xí)題2 24

第3章　集成電路設(shè)計(jì)軟件基本操作 25
3.1　Cadence軟件的啟動(dòng)及設(shè)置 26
3.1.1　啟動(dòng)Cadence軟件 26
3.1.2　啟動(dòng)設(shè)置 27
3.2　庫文件的建立 28
3.2.1　庫和庫文件 28
3.2.2　建立庫的兩種方法 29
3.3　Library管理和報(bào)警處理 30
思考與練習(xí)題3 34

第4章　常見元器件的版圖 38
4.1　電阻版圖 36
4.1.1　集成電路中電阻的計(jì)算與繪制 36
4.1.2　版圖中電阻的分類 37
4.2　電容版圖 39
4.2.1　集成電路中電容的測(cè)算 39
4.2.2　MOS集成電路中常用的電容 41
4.3　二極管、三極管版圖 42
4.3.1　二極管版圖 42
4.3.2　三極管版圖 43
4.4　MOS場(chǎng)效應(yīng)管的結(jié)構(gòu)和版圖 44
4.4.1　MOS場(chǎng)效應(yīng)管的結(jié)構(gòu) 44
4.4.2　MOS場(chǎng)效應(yīng)管版圖 44
思考與練習(xí)題4 45

第5章　CMOS基本邏輯門的版圖設(shè)計(jì)與驗(yàn)證 46
5.1　基本邏輯門schematic電路設(shè)計(jì) 47
5.1.1　基本邏輯門的工作原理 47
5.1.2　基本邏輯門的電路圖繪制 49
5.2　CMOS反相器版圖繪制 53
5.2.1　版圖的設(shè)計(jì)規(guī)則 53
5.2.2　建立版圖文件 55
5.2.3　繪制版圖 56
5.3　反相器版圖提取及物理驗(yàn)證 62
5.3.1　版圖設(shè)計(jì)規(guī)則驗(yàn)證DRC 62
5.3.2　版圖提取EXT 65
5.3.3　電路版圖對(duì)比LVS 66
5.4　CMOS與非門版圖繪制 68
5.4.1　設(shè)計(jì)單元庫的建立 68
5.4.2　元器件的擺放和布局布線 69
5.5　與非門版圖物理驗(yàn)證 71
5.5.1　與非門版圖DRC驗(yàn)證 71
5.5.2　與非門版圖的提取與LVS 72
5.5.3　版圖中標(biāo)簽與Pin端口的添加 73
5.5.4　利用LVS驗(yàn)證工具分析版圖網(wǎng)表 76
5.6　CMOS或非門版圖繪制 77
思考與練習(xí)題5 78

第6章　CMOS復(fù)合邏輯門的版圖設(shè)計(jì)與驗(yàn)證 79
6.1　CMOS復(fù)合邏輯門的電路設(shè)計(jì) 80
6.1.1　三端和四端MOS器件 80
6.1.2　復(fù)合邏輯門的初步設(shè)計(jì) 81
6.1.3　復(fù)合邏輯門的優(yōu)化設(shè)計(jì) 82
6.2　CMOS復(fù)合邏輯門的版圖繪制 83
6.2.1　MOS器件的襯底電位版圖實(shí)現(xiàn) 83
6.2.2　LSW圖層的添加和修改 85
6.2.3　復(fù)合邏輯門版圖的布局、布線方法 89
6.2.4　根據(jù)電路繪制復(fù)合邏輯門版圖 90
6.3　CMOS復(fù)合邏輯門的版圖驗(yàn)證 90
6.3.1　版圖Dracula DRC驗(yàn)證 91
6.3.2　版圖Dracula LVS驗(yàn)證 97
6.4　其他類型CMOS復(fù)合邏輯門的版圖繪制 104
6.4.1　與或非門的版圖設(shè)計(jì) 104
6.4.2　或與非門的版圖設(shè)計(jì) 104
思考與練習(xí)題6 105

第7章　CMOS D觸發(fā)器的版圖設(shè)計(jì)與驗(yàn)證 106
7.1　CMOS D觸發(fā)器電路設(shè)計(jì) 107
7.1.1　CMOS電路的symbol視圖建立 107
7.1.2　電路設(shè)計(jì)的層次化 109
7.1.3　低級(jí)電路層次視圖Descend View的觀察 111
7.1.4　與非門構(gòu)建CMOS D觸發(fā)器的電路原理 112
7.1.5　傳輸門與反相器構(gòu)建的主從邊沿觸發(fā)器 112
7.2　CMOS D觸發(fā)器和邊沿觸發(fā)器的版圖設(shè)計(jì) 115
7.2.1　CMOS D觸發(fā)器的版圖設(shè)計(jì) 115
7.2.2　CMOS邊沿觸發(fā)器的版圖設(shè)計(jì) 116
7.3　基于Calibre工具進(jìn)行觸發(fā)器版圖驗(yàn)證 116
7.3.1　Calibre工具的特點(diǎn)與支持產(chǎn)品 116
7.3.2　觸發(fā)器的Calibre DRC驗(yàn)證 118
7.3.3　觸發(fā)器單元的Calibre LVS驗(yàn)證 122
思考與練習(xí)題7 128

第8章　標(biāo)準(zhǔn)單元版圖設(shè)計(jì) 129
8.1　標(biāo)準(zhǔn)單元及布局布線基本原理 130
8.1.1　標(biāo)準(zhǔn)單元庫的基本概念 130
8.1.2　兩種基本布線原理 131
8.1.3　為滿足布局布線要求需遵循的規(guī)則及網(wǎng)絡(luò)概念 133
8.1.4　網(wǎng)格間距的確定 134
8.2　標(biāo)準(zhǔn)單元的建立原則 135
8.2.1　標(biāo)準(zhǔn)單元的高度和寬度原則 136
8.2.2　標(biāo)準(zhǔn)單元的其他原則 137
思考與練習(xí)題8 142

第9章　CMOS集成電路D508設(shè)計(jì)項(xiàng)目準(zhǔn)備 143
9.1　D508設(shè)計(jì)項(xiàng)目總體情況與設(shè)計(jì)策略 144
9.1.1　D508設(shè)計(jì)項(xiàng)目的基本情況 144
9.1.2　D508項(xiàng)目的版圖設(shè)計(jì)策略 144
9.2　D508項(xiàng)目邏輯圖的準(zhǔn)備 145
9.2.1　邏輯圖輸入工具啟動(dòng) 145
9.2.2　一個(gè)傳輸門邏輯圖及符號(hào)的輸入流程 146
9.2.3　D508項(xiàng)目單元邏輯圖的準(zhǔn)備 147
9.2.4　D508項(xiàng)目總體邏輯圖的準(zhǔn)備 151
9.3　D508項(xiàng)目版圖設(shè)計(jì)準(zhǔn)備 153
9.3.1　設(shè)計(jì)規(guī)則的準(zhǔn)備 153
9.3.2　工藝文件的準(zhǔn)備 154
9.3.3　顯示文件的準(zhǔn)備 154
9.4　版圖設(shè)計(jì)步驟及操作 156
9.4.1　版圖輸入基本設(shè)置 156
9.4.2　反相器邏輯和工藝層次之間的關(guān)系 158
9.4.3　反相器的版圖輸入 160
9.5　高級(jí)版圖設(shè)計(jì)技術(shù) 162
9.5.1　層次化設(shè)計(jì) 162
9.5.2　利用PDK進(jìn)行版圖設(shè)計(jì) 166
思考與練習(xí)題9 169

第10章　D508項(xiàng)目模擬部分的全定制版圖設(shè)計(jì) 170
10.1　模擬模塊的版圖設(shè)計(jì) 171
10.1.1　上電復(fù)位模塊的版圖設(shè)計(jì) 171
10.1.2　振蕩器模塊的版圖設(shè)計(jì) 174
10.1.3　上下拉電路的版圖設(shè)計(jì) 178
10.1.4　大驅(qū)動(dòng)器的版圖設(shè)計(jì) 179
10.2　模擬部分版圖總拼及優(yōu)化 182
10.2.1　模擬部分版圖的總拼 182
10.2.2　為滿足工藝要求所做的優(yōu)化 183
10.3　芯片可靠性及I/O單元版圖設(shè)計(jì) 185
10.3.1　芯片的可靠性 185
10.3.2　I/O單元設(shè)計(jì) 187
思考與練習(xí)題10 195

第11章　D508項(xiàng)目標(biāo)準(zhǔn)單元的設(shè)計(jì) 197
11.1　標(biāo)準(zhǔn)單元的建立原則 198
11.1.1　pitch的確定 198
11.1.2　標(biāo)準(zhǔn)單元建立的考慮因素 199
11.1.3　標(biāo)準(zhǔn)單元建立的步驟和比較 200
11.2　邏輯門標(biāo)準(zhǔn)單元的設(shè)計(jì) 203
11.2.1　反相器單元設(shè)計(jì) 203
11.2.2　與非門單元設(shè)計(jì) 203
11.2.3　或非門單元設(shè)計(jì) 204
11.2.4　與或非門單元設(shè)計(jì) 205
11.2.5　或與非門單元設(shè)計(jì) 206
11.3　其他標(biāo)準(zhǔn)單元的設(shè)計(jì) 207
11.3.1　數(shù)據(jù)選擇器單元設(shè)計(jì) 207
11.3.2　鎖存器單元設(shè)計(jì) 208
11.3.3　觸發(fā)器單元設(shè)計(jì) 210
思考與練習(xí)題11 212

第12章　D508項(xiàng)目基于標(biāo)準(zhǔn)單元的布局布線 213
12.1　版圖整體布局的考慮 214
12.1.1　I/O PAD的布局 214
12.1.2　模塊的布局 215
12.2　項(xiàng)目電源/地線的規(guī)劃 215
12.2.1　電源/地線規(guī)劃的普遍原則 215
12.2.2　項(xiàng)目電源/地線的規(guī)劃圖 217
12.3　項(xiàng)目時(shí)鐘信號(hào)線的規(guī)劃 217
12.3.1　時(shí)鐘網(wǎng)絡(luò)的結(jié)構(gòu) 217
12.3.2　時(shí)鐘信號(hào)的規(guī)劃 218
12.4　為滿足布局布線要求所做的邏輯修改和版圖設(shè)計(jì) 218
12.4.1　延時(shí)單元 218
12.4.2　掩膜選項(xiàng) 220
12.4.3　數(shù)字模塊中的模擬單元 221
12.5　項(xiàng)目的布局布線 222
12.5.1　Astro布局布線的數(shù)據(jù)準(zhǔn)備和流程 222
12.5.2　采用Astro進(jìn)行布局布線 224
12.5.3　D508項(xiàng)目布局布線結(jié)果 228
12.6　項(xiàng)目的數(shù)據(jù)結(jié)構(gòu) 229
12.6.1　邏輯相關(guān)數(shù)據(jù) 229
12.6.2　版圖相關(guān)數(shù)據(jù) 230
12.7　項(xiàng)目的版圖數(shù)據(jù)處理 230
思考與練習(xí)題12 234