2006年，自Google首席執(zhí)行官埃里克·施密特在搜索引擎大會上首次提出“云計(jì)算”的概念以來，過去十來年圍繞云計(jì)算、大數(shù)據(jù)等方面的科技與研究迅速發(fā)展，日新月異。特別是2016年Alphago第一次戰(zhàn)勝了人類頂尖圍棋棋手后，基于云計(jì)算、大數(shù)據(jù)而衍生出來的人工智能又達(dá)到了一個(gè)新的起點(diǎn)。過去三年，全球的科技界以云計(jì)算、大數(shù)據(jù)、人工智能以及互聯(lián)網(wǎng)科技為核心，重新對過去進(jìn)行總結(jié)，對未來進(jìn)行布局，尤其是半導(dǎo)體行業(yè)，更是發(fā)生了翻天覆地的變化-2015年，ADI收購Line-ar；西部數(shù)據(jù)收購Sandisk；收購了LSI和PLX公司的安華高收購Broadcom后，華麗變身為新Broadcom公司。2016年，高通收購NXP，軟銀收購ARM，Intel收購Al-tera； 2017年，Intel收購Mobileye，東芝芯片業(yè)務(wù)出售，Broadcom收購Brocade，Marvell收購Carvium。2018年收購了Actel公司和PMC公司后的Microsemi被Microchip收購，而高通并購NXP失敗……。各種大型跨國、跨行業(yè)、跨領(lǐng)域的半導(dǎo)體并購案層出不窮，不僅涉及數(shù)字器件領(lǐng)域，也涉及模擬器件領(lǐng)域；不僅涉及科技公司本身，還涉及各類大型金融財(cái)團(tuán)；不僅有大魚吃小魚的并購，還有蛇吞象的重組；不僅有對本行業(yè)的兼并，還有跨領(lǐng)域的轉(zhuǎn)型……。隨著人工智能、大數(shù)據(jù)和云計(jì)算的迅速發(fā)展，需要大量的計(jì)算能力和資源，因此，具有超強(qiáng)計(jì)算天賦的CPLD/FPGA迅猛發(fā)展，它們出現(xiàn)在各類數(shù)據(jù)中心和HPC的基礎(chǔ)架構(gòu)中，并承擔(dān)著核心的計(jì)算任務(wù)。
　　本書基于此時(shí)代背景，結(jié)合當(dāng)前主流的CPLD/FPGA設(shè)計(jì)理念，根據(jù)作者多年的實(shí)踐經(jīng)驗(yàn)，系統(tǒng)比較了目前最為流行的Verilog HDL和SystemVerilog的語法特點(diǎn)，從基礎(chǔ)的語法結(jié)構(gòu)入門到簡單程序設(shè)計(jì)，從有限狀態(tài)機(jī)到接口，從設(shè)計(jì)到仿真，從斷言到功能覆蓋，從功能到時(shí)序，一一涵蓋，系統(tǒng)地對Verilog HDL和SystemVeril-og語法應(yīng)用進(jìn)行了詳細(xì)探討。全書實(shí)例豐富，圖文并茂，由淺人深，詳細(xì)地介紹了CPLD/FPGA的設(shè)計(jì)與應(yīng)用。
　　全書分為四大部分，共11章。第一部分是第1章，重點(diǎn)介紹CPLD/FPGA的基本概念，包括發(fā)展歷程、硬件架構(gòu)及基本原理，并簡單介紹CPLD/FPGA的設(shè)計(jì)理念、設(shè)計(jì)語言及驗(yàn)證流程等。第二部分涵蓋第2～5章，主要介紹傳統(tǒng)的Verilog HDL的語法邏輯，其中第2章重點(diǎn)介紹Verilog HDL語言的語法基礎(chǔ)及相關(guān)應(yīng)用，包括模塊與端口的定義、注釋、時(shí)延以及三種抽象層級不同的描述：數(shù)據(jù)流描述、行為級描述和結(jié)構(gòu)化描述等。第3章主要介紹Verilog HDL語法的基本要素，包括標(biāo)識符、數(shù)據(jù)類型、數(shù)值集合、關(guān)鍵詞、參數(shù)、表達(dá)式及編譯程序指令等。第4章主要介紹Verilog HDL語法中的語句塊、高級程序設(shè)計(jì)語句、模塊的參數(shù)描述、任務(wù)及函數(shù)等高階描述。第5章重點(diǎn)介紹Verilog HDL語言中的任務(wù)及函數(shù)。第三部分包括第6、7、9、10章和第11章，重點(diǎn)介紹SystemVerilog的基礎(chǔ)語法，以及如何進(jìn)行設(shè)計(jì)、仿真、斷言及功能覆蓋等。其中，第6章重點(diǎn)介紹SystemVerilog之有別于Verilog 狀態(tài)機(jī)的基本概念、算法描述、基本語法要素、狀態(tài)初始化與編碼、Full Case與Par-allel Case及有限狀態(tài)機(jī)的描述等。第9章主要講述在基于時(shí)鐘的硬件設(shè)計(jì)世界里，如何通過硬件線程以及線程與線程之間的接口進(jìn)行SystemVeirilog設(shè)計(jì)，同時(shí)重點(diǎn)介紹SystemVerilog的新類型interface及新結(jié)構(gòu)體modport。第10章主要就Sys-temVerilog特有的仿真特性進(jìn)行具體詳細(xì)的介紹，并重點(diǎn)介紹SystemVerilog的類、隨機(jī)化及并行線程的使用。第11章主要講述SystemVerilog語言最為重要的兩個(gè)驗(yàn)證性能：斷言與功能覆蓋，并分別詳細(xì)介紹斷言和功能覆蓋，包括斷言的種類、斷言的構(gòu)成、序列與屬性的特點(diǎn)等，同時(shí)全面講述功能覆蓋的組合、特點(diǎn)以及如何進(jìn)行覆蓋率分析等。第四部分是第8章，主要就同步數(shù)字電路時(shí)序分析與優(yōu)化方面進(jìn)行重點(diǎn)討論，包括同步數(shù)字電路的基本概念、D觸發(fā)器的工作原理、亞穩(wěn)態(tài)的產(chǎn)生原理，以及同步寄存器、同步數(shù)字系統(tǒng)的時(shí)序約束、時(shí)鐘的概念、10時(shí)序分析、時(shí)序例外、PLL及如何進(jìn)行時(shí)序優(yōu)化。