第1章 數(shù)字邏輯基礎
1．1 數(shù)制與編碼
1．1．1 數(shù)制
1．1．2 數(shù)制間的轉換
1．1．3 編碼
1．2 邏輯代數(shù)
1．2．1 邏輯變量與邏輯函數(shù)概念
1．2．2 三種基本邏輯及其運算
1．2．3 復合邏輯及其運算
1．2．4 邏輯函數(shù)的描述
1．2．5 邏輯代數(shù)的定律、規(guī)則及常用公式
1．3 邏輯函數(shù)化簡
1．3．1 邏輯函數(shù)的最簡形式
1．3．2 邏輯函數(shù)的代數(shù)化簡法
1．3．3 圖解化簡法(卡諾圖化簡法)
1．3．4 具有無關項的邏輯函數(shù)及其化簡
本章小結
習題一
第2章 邏輯門電路
2．1 概述
2．2 半導體器件的開關特性
2．2．1 半導體二極管的開關特性
2．2．2 雙極型三極管的開關特性
2．2．3 MOS管的開關特性
2．3 分立元件門電路
2．3．1 二極管與門
2．3．2 二極管或門
2．3．3 三極管非門
2．4 TTL集成門電路
2．4．1 TTL集成門電路的結構
2．4．2 TTL門電路
2．5 MOS門電路
2．5．1 NMOS門電路
2．5．2 CMOS門電路
2．5．3 CMOS集成電路的主要特點和使用中應注意的問題
2．6 TTL電路與CMOS電路的接口
本章小結
習題二
第3章 組合邏輯電路
3．1 概述
3．2 組合邏輯電路的基本分析和設計方法
3．2．1 組合邏輯電路的基本分析方法
3．2．2 組合邏輯電路的基本設計方法
3．3 若干常用的組合邏輯電路
3．3．1 全加法器
3．3．2 編碼器
3．3．3 數(shù)值比較器
3．3．4 譯碼器
3．3．5 數(shù)據(jù)分配器
3．3．6 數(shù)據(jù)選擇器
3．4 組合電路中的競爭―冒險
3．4．1 競爭―冒險的概念及其產(chǎn)生原因
3．4．2 消除競爭―冒險的方法
本章小結
習題三
第4章 觸發(fā)器
4．1 概述
4．2 電平型基本RS觸發(fā)器
4．2．1 與非門構成的基本RS觸發(fā)器
4．2．2 或非門構成的基本RS觸發(fā)器
4．2．3 電平型基本RS觸發(fā)器的動作特點
4．3 時鐘控制的電平觸發(fā)器(同步觸發(fā)器)
4．3．1 同步RS觸發(fā)器
4．3．2 同步D觸發(fā)器
4．3．3 同步JK觸發(fā)器
4．3．4 同步T觸發(fā)器和T′觸發(fā)器
4．3．5 同步觸發(fā)器的動作特點
4．4 主從觸發(fā)器
4．4．1 主從RS觸發(fā)器
4．4．2 主從D觸發(fā)器
4．4．3 主從JK觸發(fā)器
4．5 邊沿觸發(fā)器
4．5．1 維持阻塞結構正邊沿觸發(fā)器
4．5．2 利用傳輸延遲時間的負邊沿觸發(fā)器
4．6 CMOS觸發(fā)器
4．6．1 帶使能端的CMOS型D觸發(fā)器
4．6．2 CMOS主從D觸發(fā)器
4．6．3 CMOS主從JK觸發(fā)器
4．7 鐘控觸發(fā)器的邏輯功能及其描述方法
4．7．1 鐘控觸發(fā)器按邏輯功能的分類
4．7．2 觸發(fā)器的電路結構和邏輯功能的關系
4．8 不同類型觸發(fā)器之間的轉換
4．8．1 D型觸發(fā)器轉換成JK型觸發(fā)器
4．8．2 JK型觸發(fā)器轉換成D觸發(fā)器
4．9 觸發(fā)器的動態(tài)參數(shù)
本章小結
習題四
第5章 時序邏輯電路
5．1 概述
5．2 時序邏輯電路的狀態(tài)轉換表、狀態(tài)轉換圖和時序圖
5．2．1 狀態(tài)轉換表(state table)
5．2．2 狀態(tài)轉換圖(state diagram)
5．2．3 時序圖(timing diagram)
5．3 同步時序邏輯電路的分析和設計方法
5．3．1 同步時序邏輯電路的分析方法
5．3．2 同步時序邏輯電路的設計方法
5．4 異步時序電路的分析和設計方法
5．4．1 脈沖型異步時序電路的分析方法
5．4．2 脈沖型異步時序電路的設計方法
5．5 幾種常用的時序邏輯電路
5．5．1 寄存器和移位寄存器(Register and Shift Register)
5．5．2 計數(shù)器
*5．5．3 順序脈沖發(fā)生器
*5．5．4 序列信號發(fā)生器
*5．6 時序邏輯電路中的競爭―冒險現(xiàn)象
本章小結
習題五
第6章 脈沖信號的產(chǎn)生與整形
6．1 概述
6．2 時基集成電路的結構和工作原理
6．2．1 555時基電路的特點和封裝
6．2．2 555時基電路的工作原理
6．2．3 雙極型555和CMOS型555的性能比較
6．3 施密特觸發(fā)器
6．3．1 集成施密特觸發(fā)器
6．3．2 用555定時器接成的施密特觸發(fā)器
6．3．3 施密特觸發(fā)器的應用
6．4 單穩(wěn)態(tài)觸發(fā)器
6．4．1 用門電路組成的單穩(wěn)態(tài)觸發(fā)器
6．4．2 集成單穩(wěn)態(tài)觸發(fā)器
6．4．3 用555時基電路構成的單穩(wěn)態(tài)觸發(fā)器
6．4．4 單穩(wěn)態(tài)觸發(fā)器的應用
6．5 多諧振蕩器
6．5．1 對稱式多諧振蕩器
6．5．2 非對稱式多諧振蕩器
6．5．3 環(huán)形振蕩器
6．5．4 用施密特觸發(fā)器構成的多諧振蕩器
6．5．5 石英晶體多諧振蕩器
6．5．6 用555時基電路構成的多諧振蕩器
*6．5．7 壓控振蕩器
本章小結
習題六
第7章 半導體存儲器
7．1 概述
7．2 只讀存儲器(ROM)
7．2．1 只讀存儲器的電路結構
7．2．2 掩模只讀存儲器
7．2．3 可編程只讀存儲器(PROM)
7．2．4 可擦除的可編程只讀存儲器(EPROM)
7．2．5 電信號擦除的可編程只讀存儲器(EEPROM)
7．2．6 快閃存儲器(Flash Memory)
7．3 隨機存儲器(RAM)
7．3．1 靜態(tài)隨機存儲器(SRAM)
7．3．2 動態(tài)隨機存儲器（DRAM）
7．4 存儲器容量的擴展
7．4．1 位擴展方式
7．4．2 字擴展方式
7．5 用存儲器實現(xiàn)組合邏輯函數(shù)
本章小結
習題七
第8章 可編程邏輯器件
8．1 概述
8．2 可編程邏輯器件的基本結構和電路表示方法
8．2．1 可編程邏輯器件的基本結構
8．2．2 PLD電路的表示方法
8．3 可編程陣列邏輯(PAL)
8．3．1 基本的PAL電路
8．3．2 帶寄存器輸出的PAL電路
8．3．3 兩種輸出結構的PAL電路
8．3．4 帶異或輸出的PAL電路
8．3．5 運算選通反饋結構
8．3．6 PAL的應用舉例
8．4 可編程通用陣列邏輯(GAL)
8．4．1 GAL器件的基本結構
8．4．2 輸出邏輯宏單元OLMC
8．4．3 GAL器件的結構控制字
8．4．4 輸出邏輯宏單元(OLMC)的組態(tài)
8．4．5 GAL器件行地址映射圖
8．5 復雜可編程邏輯器件(CPLD)
8．5．1 XC9500系列器件結構
8．5．2 功能塊FB
8．5．3 宏單元
8．5．4 乘積項分配器(PT)
8．5．5 Fast CONNECT開關矩陣
8．5．6 輸入/輸出塊(IOB)
8．5．7 JTAG邊界掃描接口
8．6 現(xiàn)場編程門陣列(FPGA)
8．6．1 FPGA的基本結構
8．6．2 可配置邏輯塊（CLB）結構
8．6．3 輸入／輸出塊(IOB)結構
8．6．4 FPGA的互連資源
8．7 在系統(tǒng)可編程邏輯器件(ISP?PLD)
8．7．1 ispLSI的基本結構
8．7．2 通用邏輯塊(GLB)
8．7．3 全局布線區(qū)GRP
8．7．4 輸出布線區(qū)ORP
8．7．5 輸入／輸出單元
8．7．6 時鐘網(wǎng)絡
8．7．7 邊界掃描
8．7．8 用戶電子標簽（UES）和保密位
本章小結
習題八
第9章 數(shù)/模轉換與模/數(shù)轉換
9．1 概述
9．2 數(shù)/模轉換器(DAC)
9．2．1 數(shù)/模轉換器基本原理
9．2．2 數(shù)/模轉換器的主要技術指標
9．2．3 集成DAC典型芯片
9．2．4 集成DAC的應用
9．3 模/數(shù)轉換器(ADC)
9．3．1 模/數(shù)轉換器基本原理
9．3．2 模/數(shù)轉換器的主要技術指標
9．3．3 集成ADC典型芯片
9．3．4 集成ADC的應用
本章小結
習題九
附錄A 部分習題參考答案
附錄B 文字符號及其說明
參考文獻